JP2006332488A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】 層間絶縁膜の膜厚が比較的厚い構成を有する半導体記憶装置において、コンタクト抵抗の上昇又は断線の発生を抑制可能な構造を提供する。
【解決手段】 半導体記憶装置は、半導体基板上に形成された第１の層間絶縁膜(8)と、キャパシタ(18)と、第２の層間絶縁膜(21)と、第１のコンタクトプラグ(9a、9b、又は9c)と、第１のコンタクトプラグと接続するように形成された第２のコンタクトプラグ(22a、22b、又は22c)とを備える。第１のコンタクトプラグ(9a、9b、又は9c)と第２のコンタクトプラグ(22a、22b、又は22c)との間には、第１の層間絶縁膜(8)と第２の層間絶縁膜(21)との境界領域の一部と接するように、第１の酸素バリア膜(11a、11b、又は11c)が介在している。
【選択図】 図１

Description

本発明は、ＤＲＡＭ(Dynamic Random Access Memory)等の容量素子を有する半導体記憶装置及びその製造方法に関する。
強誘電体キャパシタは、プレーナ型構造を用いた小容量の素子として量産され始め、最近では、下地層となる絶縁膜における平坦部だけでなく、側壁部にも強誘電体膜が形成された立体スタック型構造の強誘電体キャパシタの開発が今日行なわれている。立体スタック型構造の強誘電体キャパシタは、下部電極の直下に半導体基板と電気的に接続するコンタクトプラグを配置する構造を採用することにより、セルサイズを縮小して集積度の向上を図っている。また、下地層となる絶縁膜における段差部に強誘電体膜を形成することにより、強誘電体膜の表面積を大きくして大容量化を図っている。
以上のような立体型スタック構造の強誘電体キャパシタの開発に先行して、容量絶縁膜としてＰＺＴ（チタン酸ジルコン酸鉛セラミックス）などの高誘電率膜を用いたスタック型構造の高誘電体キャパシタを有するＤＲＡＭのセル構造が種々提案されている（例えば、特許文献１参照）。
以下に、例えば特許文献１に開示されている従来の高誘電体キャパシタを有する半導体記憶装置について、図面を参照しながら説明する。
まず、従来の半導体記憶装置の製造方法について、図面を参照しながら説明する。
図９（ａ）に示すように、基板１０１上にフィールド酸化膜１０２及びゲート絶縁膜を形成した後、基板１０１の全面に第１のポリサイド膜を形成し、該第１のポリシリサイド膜をパターニングしてワード線１０３を形成する。続いて、ワード線１０３をマスクに用いたイオン注入により、基板１０１の表層部に拡散層１０４を形成する。
次に、基板１０１の全面に第１の層間絶縁膜１０５を堆積して平坦化した後に、該第１の層間絶縁膜１０５中に拡散層１０４に到達するコンタクトホールを開口し、該コンタクトホールにポリシリコン膜を埋め込んでなるビット線コンタクト１０６を形成する。続いて、基板１０１の全面に第２のポリシリサイド膜を堆積した後に、該第２のポリシリサイド膜をパターニングすることにより、ビット線１０７及びエッチング停止層１０７ｄを形成する。
次に、図９（ｂ）に示すように、基板１０１の全面に第２の層間絶縁膜１０８を堆積して平坦化した後に、該第２の層間絶縁膜１０８の上にシリコン窒化膜１０９を堆積する。続いて、シリコン窒化膜１０９、第２の層間絶縁膜１０８、ビット線１０７、ビット線コンタクト１０６、及び第１の層間絶縁膜１０５中に、記憶ノードコンタクトを形成する部位に拡散層１０４に到達するコンタクトホールを開口した後に、基板１０１の全面にポリシリコン膜を堆積し平坦化することにより、該コンタクトホールにポリシリコン膜が埋め込まれてなる記憶ノードコンタクト１１０を形成する。
続いて、基板１０１の全面にポリシリコン膜及びシリコン酸化膜を順に堆積した後に、これらの膜を円柱状にパターニングすることにより、犠牲層１２０及び１２０ｄ、並びに、記憶ノード電極底部１１１ａ及びダミー電極底部１１１ａｄを形成する。
次に、図９（ｃ）に示すように、基板１０１の全面にポリシリコン膜をコンフォーマルに堆積した後に、異方的にエッチバックすることにより、犠牲層１２０の周囲に記憶ノード電極側壁部１１１ｂを形成すると共に、犠牲層１２０ｄの周囲にダミー電極側壁部１１１ｂｄを形成する。これにより、記憶ノード電極底部１１１ａ及び記憶ノード電極側壁部１１１ｂによって記憶ノード電極１１１が構成され、ダミー電極底部１１１ａｄ及びダミー電極側壁部１１１ｂｄによってダミー電極１１１ｄが構成される。
次に、図１０（ａ）に示すように、犠牲層１２０及び１２０ｄを除去した後に残存している記憶ノード電極１１１及びダミー電極１１１ｄを、キャパシタ絶縁膜１１２、及びプレート電極１１３となるポリシリコン膜をコンフォーマルに順次被覆する。その後、ポリシリコン膜、キャパシタ絶縁膜１１２及びシリコン窒化膜１０９をパターニングすることにより、キャパシタ１１４及びダミーパターン１１４ｄを形成する。
次に、図１０（ｂ）に示すように、基板１０１の全面に第３の層間絶縁膜１１５を堆積し平坦化した後に、開口部１２１ａ〜１２１ｃを有するレジストパターン１２１を形成する。次に、図１０（ｃ）に示すように、レジストパターン１２１をマスクに用いたドライエッチングを行なうことにより、第２及び第３の層間絶縁膜１０８及び１１５中にプレート電極用のコンタクトホール１２２ａ、第１〜第３の層間絶縁膜１０５、１０８及び１１５中に、不純物拡散層１０４に到達するコンタクトホール１２２ａとワード線１０３に到達するコンタクトホール１２２ｃとを形成する。その後、図１１に示すように、コンタクトホール１２２ａ〜１２２ｃの中に、上層配線１１６、プレート取出し電極１１７、拡散層取出し電極１１８及びワード線取出し電極１１９を形成する。
以上の工程によって製造される従来の半導体記憶装置は、前述の図１１に示した通りであり、基板１０１上には、ワード線１０４、ビット線１０７、キャパシタ１１４、及び上層配線１１６が、第１〜第３の層間絶縁膜１０５、１０８及び１１５を介して垂直上方に積層されていると共に、拡散層取出し電極１１８及びワード線取出し電極１１９が第１〜第３の層間絶縁膜１０５、１０８及び１１５を介して垂直方向に積層された構造を有している。なお、ビット線１０７とキャパシタ１１４とは、通常、３次元的にずれた位置にレイアウトされるので、実際には、基板１０１に対するコンタクト部まで含めてビット線１０７とキャパシタ１１４とが同一の断面上に現れることはないが、図１１では説明の便宜上、同一断面上に示している。
特開平１０−２４２４１８号公報
しかしながら、前述した従来に係る半導体記憶装置及びその製造方法によると、以下に示す２つの課題が存在する。
まず、第１の課題について説明する。
ビット線上にキャパシタが形成されるＣＯＢ（Capacitor Over Bitline）構造を有する半導体記憶装置では、ゲート電極（ワード線）、ビット線、及びキャパシタ等のメモリセル構造が垂直方向に積み上げられるので、表面段差が本質的に増大しやすい。このため、層間絶縁膜中に、上層配線を各部位にコンタクトさせるためのコンタクトホールを形成する際に大きな課題となって現れる。すなわち、ビット線にコンタクトさせるためのコンタクトホール（図示せず）、コンタクトホール１２２ｂ（図１０（ｃ）参照）、及びコンタクトホール１２２ｃ（図１０（ｃ）参照）は、それぞれ、深さが互いに大きく異なることに加えて、キャパシタ構造の高さが増大すると、表面段差の増大を緩和するために、第１〜第３の層間絶縁膜１０５、１０８及び１１５の総膜厚が厚くなる。このため、第１〜第３の層間絶縁膜１０５、１０８及び１１５の総膜厚の大きい部分に開口されるコンタクトホールの深さとアスペクト比とが非常に大きくなってしまう。したがって、アスペクト比の大きなコンタクトホール内に導電層を充填する際に、層間絶縁膜からの脱ガスに起因して埋め込み特性が極端に低下したり、埋め込みができない場合が生じる。その結果、ビット線用のコンタクトホール（図示せず）、コンタクトホール１２２ｂ、及びコンタクトホール１２２ｃを充填する導電体プラグにボイドが発生しやすくなる。これにより、コンタクト抵抗の上昇又は断線が発生する。
次に、第２の課題について説明する。
半導体装置の高集積化に伴って、前述したＣＯＢ構造を有する半導体記憶装置では、製造工程で必須となる酸素によってコンタクトプラグが酸化されることにより、コンタクト抵抗が上昇するという課題がある。以下に、図１２（ａ）及び（ｂ）を参照しながら具体的に説明する。なお、図１２（ａ）及び（ｂ）は、前述の図１０（ａ）に示した工程を例にこの課題を説明するための図である。
記憶ノードコンタクト１１０上にキャパシタ１１４を形成する場合、図１２（ａ）に示すように、高誘電率膜又は強誘電体膜よりなるキャパシタ絶縁膜１１２の結晶化に必要な酸素アニール時に、酸素ガスが上方向からビット線コンタクト１０６及び記憶ノードコンタクト１１０にまで拡散することにより、コンタクト抵抗不良を発生させる。また、図１２（ｂ）に示すように、キャパシタ１１４の形成後の製造工程にて発生する水素ガスが、キャパシタ１１４の上側又は下側から高誘電率膜又は強誘電体膜よりなるキャパシタ絶縁膜１１２に拡散することにより、キャパシタ特性を劣化させる。このように、従来の半導体記憶装置では、酸素の拡散に起因したコンタクト抵抗の上昇若しくは断線、又は水素ガスに起因したキャパシタ特性の劣化が発生し、優れた特性を実現することが困難であった。
前記に鑑み、本発明の目的は、層間絶縁膜の膜厚が比較的厚い構成を有する半導体記憶装置において、コンタクト抵抗の上昇又は断線の発生を抑制可能な構造を有する半導体記憶装置及びその製造方法を提供することである。
加えて、水素ガスに起因するキャパシタ特性の劣化を抑制可能な構造を有する半導体記憶装置及びその製造方法を提供することである。
本発明の一側面に係る半導体記憶装置は、半導体基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上に形成され、下部電極、高誘電率膜又は強誘電体膜よりなる容量絶縁膜及び上部電極から構成されるキャパシタと、第１の層間絶縁膜の上に、キャパシタを覆うように形成された第２の層間絶縁膜と、第１の層間絶縁膜に、該第１の層間絶縁膜を貫通するように形成された第１のコンタクトプラグと、第２の層間絶縁膜に、該第２の層間絶縁膜を貫通し且つ第１のコンタクトプラグと接続するように形成された第２のコンタクトプラグとを備え、第１のコンタクトプラグと第２のコンタクトプラグとの間には、第１の層間絶縁膜と第２の層間絶縁膜との境界領域の一部と接するように、第１の酸素バリア膜が介在している。
本発明の一側面に係る半導体記憶装置によると、キャパシタを覆う第２の層間絶縁膜の膜厚が厚い場合においても、第２のコンタクトプラグの高さは第２の層間絶縁膜の膜厚程度である。すなわち、第２のコンタクトプラグを形成する際には、第２の層間絶縁膜の膜厚に相当する深さの第２のコンタクトホールを形成すればよく、従来のように、第１の層間絶縁膜の膜厚と第２の層間絶縁膜の膜厚とを合計した膜厚に相当する深さの開口部にコンタクトプラグを形成する必要がない。このため、第２のコンタクトプラグを形成する際に、ボイドの発生を抑制することができるので、埋め込み不良に起因するコンタクト抵抗の上昇又は断線の発生を防止することができる。特に、キャパシタが立体構造である場合には、キャパシタを覆う第２の層間絶縁膜の膜厚が必然的に厚くなるので、このような場合であっても、本発明の一側面に係る半導体記憶装置はより効果的である。
さらに、第１のコンタクトプラグと第２のコンタクトプラグとの間には、酸素バリア膜が形成されており、当該酸素バリア膜は、第１の層間絶縁膜と第２の層間絶縁膜との境界領域の少なくとも一部と接するように形成されている。このため、第１の層間絶縁膜を形成した後の容量絶縁膜の形成時における高誘電率膜又は強誘電体膜の結晶化に必要な高温酸素アニール時に、酸素が第１のコンタクトプラグに侵入することを抑制できるので、第１のコンタクトプラグの表面が酸化されることを抑制することができる。したがって、酸素拡散に起因するコンタクト抵抗の上昇又は断線の発生を防止することができる。
本発明の一側面に係る半導体記憶装置において、第１の酸素バリア膜は、水素バリア性を有しており、第１の層間絶縁膜と第２の層間絶縁膜及びキャパシタとの間に形成された第１の水素バリア膜をさらに備え、第１の酸素バリア膜は、第１の水素バリア膜を貫通するように形成されていることが好ましく、当該第１の水素バリア膜は、絶縁物であるＳｉＮx よりなることがさらに好ましい。
このようにすると、キャパシタの下層は、水素バリア性を有する第１の酸素バリア膜と第１の水素バリア膜とによって被覆されるので、キャパシタの下側から水素が回り込んでキャパシタに侵入することを防止することができる。したがって、高誘電率膜又は強誘電体膜よりなる容量絶縁膜が、製造工程で発生する水素によって還元さることを抑制できるので、キャパシタの特性劣化を防止することができる。また、第１の層間絶縁膜と第２の層間絶縁膜及びキャパシタとの全境界領域に第１の水素バリア膜が形成された構成を採用すれば、キャパシタの下層は水素バリア性の材料によって完全に被覆されるので、キャパシタの特性劣化を完全に防止することができる。
本発明の一側面に係る半導体記憶装置において、キャパシタを覆い且つ第１の水素バリア膜と接するように形成された絶縁性の第２の水素バリア膜をさらに備えていることが好ましい。
このようにすると、第２の水素バリア膜は、キャパシタを完全に覆うように形成されていると共に、第１の水素バリア膜と接するように形成されているので、キャパシタは、第１の水素バリア膜と第２の水素バリア膜とによって完全に被覆されている。このため、高誘電率膜又は強誘電体膜よりなる容量絶縁膜が製造工程にて発生する水素によって還元さることを抑制することができるので、キャパシタの特性劣化を完全に防止することができる。
本発明の一側面に係る半導体記憶装置において、第１の酸素バリア膜の径は、第１のコンタクトプラグの径及び第２のコンタクトプラグの径よりも大きいことが好ましい。
このようにすると、第１のコンタクトプラグと電気的に接続するように、第２のコンタクトプラグを形成する際に、第２のコンタクトプラグの形成位置の自由度が増大する。このため、第１のコンタクトプラグと第２のコンタクトプラグとの間における接続不良の発生を抑制することができる。また、この構成により、半導体装置の集積化が高度に進展した場合であっても、集積度の高い半導体記憶装置を容易に製造することが可能になる。
本発明の一側面に係る半導体記憶装置において、第１の層間絶縁膜に、該第１の層間絶縁膜を貫通するように形成された第３のコンタクトプラグをさらに備え、第３のコンタクトプラグとキャパシタとの間には、第２の酸素バリア膜が介在していることが好ましい。
このようにすると、容量絶縁膜の形成時における高誘電率膜又は強誘電体膜の結晶化に必要な高温酸素アニール時に、酸素が第３のコンタクトプラグに侵入することを抑制することができるので、第３のコンタクトプラグの表面が酸化されることを抑制することができる。したがって、酸素拡散に起因するコンタクト抵抗の上昇又は断線の発生を防止することができる。
本発明の一側面に係る半導体記憶装置において、第２の酸素バリア膜は、水素バリア性を有していることが好ましい。
このようにすると、キャパシタの下部に第３のコンタクトプラグが形成された構成において、キャパシタの下部は水素バリア性を有する材料によって完全に覆われるので、キャパシタの特性劣化を完全に防止することができる。
本発明の一側面に係る半導体記憶装置において、第１の酸素バリア膜及び第２の酸素バリア膜の少なくとも一方は、Ｉｒ、ＩｒＯx 、ＴｉＡｌＮ、ＴｉＡｌ、ＴｉＳｉＮ、ＴａＮ、ＴａＳｉＮ、ＴａＡｌＮ及びＴａＡｌよりなる群から選択される１種類以上の材料よりなることが好ましい。さらに、第１の酸素バリア膜と第２の酸素バリア膜とは、同時に形成できるように、同一の材料よりなることがさらに好ましい。
このような材料を用いることにより、高誘電率膜又は強誘電体膜の結晶化に必要な高温酸素アニール時に、酸素がコンタクトプラグに侵入することを十分に防止することができ、且つ、容量絶縁膜への下方向からの水素の拡散を十分に防止することができる。
本発明の一側面に係る半導体記憶装置の製造方法は、半導体基板の上に形成された第１の層間絶縁膜に、該第１の層間絶縁膜を貫通し且つ半導体基板に到達する、第１の開口部及び第２の開口部を形成する工程と、第１の開口部の中に、半導体基板と電気的に接続する第１のコンタクトプラグを形成すると共に、第２の開口部の中に、半導体基板と電気的に接続する第２のコンタクトプラグを形成する工程と、第１の層間絶縁膜、第１のコンタクトプラグ及び第２のコンタクトプラグの上に、第１の水素バリア膜を形成する工程と、第１の水素バリア膜に、第１のコンタクプラグを露出させる第３の開口部を形成すると共に、第１の水素バリア膜に、第２のコンタクトプラグを露出させる第４の開口部を形成する工程と、第３の開口部の中に、第１のコンタクトプラグと電気的に接続する第１の酸素バリア膜を形成すると共に、第４の開口部の中に、第２のコンタクトプラグと電気的と接続する第２の酸素バリア膜を形成する工程と、第２の酸素バリア膜の上に、下部電極、高誘電率膜又は強誘電体膜よりなる容量絶縁膜及び上部電極から構成されるキャパシタを形成する工程と、第１の層間絶縁膜の上に、キャパシタを覆うように、第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜に、第１の酸素バリア膜を露出させる第５の開口部を形成する工程と、第５の開口部の中に、第１の酸素バリア膜と電気的に接続する第３のコンタクトプラグを形成する工程とを備える。
本発明の一側面に係る半導体記憶装置の製造方法によると、キャパシタを覆う第２の層間絶縁膜の膜厚が厚い場合においても、第３のコンタクトプラグを形成する際には、第２の層間絶縁膜の膜厚に相当する深さの第３のコンタクトホールを形成すればよく、従来のように、第１の層間絶縁膜の膜厚と第２の層間絶縁膜の膜厚とを合計した膜厚に相当する深さの開口部にコンタクトプラグを形成する必要がない。このため、第３のコンタクトプラグを形成する際に、ボイドの発生を抑制することができるので、埋め込み不良に起因するコンタクト抵抗の上昇又は断線の発生を防止することができる。
さらに、第１のコンタクトプラグと第３のコンタクトプラグとの間に、酸素バリア膜を形成することにより、第１の層間絶縁膜を形成した後の容量絶縁膜の形成時における高誘電率膜又は強誘電体膜の結晶化に必要な高温酸素アニール時に、酸素が第１のコンタクトプラグに侵入することを抑制することができるので、第１及び第２のコンタクトプラグの表面が酸化されることを抑制することができる。したがって、酸素拡散に起因するコンタクト抵抗の上昇又は断線の発生を防止することができる。
また、第１の酸素バリア膜と第２の酸素バリア膜を同一の工程で形成できるため、工程の簡略化を実現することができる。
また、キャパシタの下層に第１の水素バリア膜を形成しているので、キャパシタの下側から水素が回り込んでキャパシタに侵入することを防止することができる。したがって、高誘電率膜又は強誘電体膜よりなる容量絶縁膜が、製造工程で発生する水素によって還元さることを抑制することができるので、キャパシタの特性劣化を防止することができる。また、第１の酸素バリア膜及び第２の酸素バリア膜のそれぞれに水素バリア特性を持たせることにより、キャパシタの特性劣化をより効果的に防止することができる。
本発明の一側面に係る半導体記憶装置の製造方法において、第３の開口部の径は、第１の開口部の径及び第５の開口部の径よりも大きいことが好ましい。
このようにすると、第１のコンタクトプラグと電気的に接続するように、第３のコンタクトプラグを形成する際に、第３のコンタクトプラグの形成位置の自由度が増大する。このため、第１のコンタクトプラグと第３のコンタクトプラグとの間における接続不良の発生を抑制することができる。特に、半導体装置の集積化が高度に進展し、第１のコンタクトプラグ及び第３のコンタクトプラグの少なくとも一方の径が極めて小さくなる場合において、第１の開口部に対する第５の開口部の合わせマージンに余裕を持たせることができるので、集積度の高い半導体記憶装置を容易に製造することが可能になる。
本発明の一側面に係る半導体記憶装置及びその製造方法によると、キャパシタを覆う層間絶縁膜の膜厚が厚い場合においても、当該層間絶縁膜に形成されるコンタクトプラグの高さは当該層間絶縁膜の膜厚程度である。すなわち、コンタクトプラグを形成する際には、キャパシタの下層の層間絶縁膜の膜厚とキャパシタを覆う層間絶縁膜の膜厚とを合計した膜厚に相当する深さの開口部を形成し、当該開口部に対してコンタクトプラグを形成する必要がない。このため、当該コンタクトプラグを形成する際に、ボイドの発生を抑制することができるので、埋め込み不良に起因するコンタクト抵抗の上昇又は断線の発生を防止することができる。特に、キャパシタが立体構造である場合には、キャパシタを覆う層間絶縁膜の膜厚が必然的に厚くなるので、このような場合であっても、本発明はより効果的である。さらに、キャパシタの下層の層間絶縁膜に形成されるコンタクトプラグとキャパシタを覆う層間絶縁膜に形成されるコンタクトプラグとの間には、酸素バリア膜が形成されており、当該酸素バリア膜は、キャパシタの下層の層間絶縁膜とキャパシタを覆う層間絶縁膜との境界領域の少なくとも一部と接するように形成されている。このため、キャパシタの下層の層間絶縁膜を形成した後の容量絶縁膜の形成時における高誘電率膜又は強誘電体膜の結晶化に必要な高温酸素アニール時に、酸素がキャパシタの下層の層間絶縁膜に形成されたコンタクトプラグに侵入することを抑制することができるので、当該コンタクトプラグの表面が酸化されることを抑制することができる。したがって、酸素拡散に起因するコンタクト抵抗の上昇又は断線の発生を防止することができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の構造を示す図であって、（ａ）は、その構造を示す要部平面図であり、（ｂ）は、（ａ）のIb−Ib線における要部断面図である。
図１（ａ）及び（ｂ）に示すように、半導体基板１上における素子分離領域（ＳＴＩ：shallow trench isolation）２によって区画された素子形成領域には、ゲート電極３が形成されており、素子形成領域の表面部には、ゲート電極３を挟持するように不純物拡散層４が形成されている。このように、不純物拡散層４及びゲート電極３によってトランジスタが構成されている。なお、ゲート電極３の側面には側壁絶縁膜３ａが形成されており、ゲート電極３の表面部にはシリサイド層３ｂが形成されている。
また、半導体基板１上の全面には、トランジスタを覆うように第１の層間絶縁膜５が形成されており、該第１の層間絶縁膜５中には、下端が不純物拡散層４に接続するタングステン又はポリシリコンよりなる第１のコンタクトプラグ６が形成されている。第１の層間絶縁膜５の上には、下面が第１のコンタクトプラグ６の上端と接続するビット線７が形成されている。また、第１の層間絶縁膜５の上には、ビット線７を覆うように第２の層間絶縁膜８が形成されている。第１の層間絶縁膜５及び第２の層間絶縁膜８中には、下端が不純物拡散層４に接続するタングステン又はポリシリコンよりなる第２のコンタクトプラグ９が形成されている。また、第２の層間絶縁膜５中には、下端がビット線７の上面と接続する第２のコンタクトプラグ９ａが形成されており、第１の層間絶縁膜５及び第２の層間絶縁膜８中には、下端がゲート電極３の上部に接続する第２のコンタクトプラグ９ｂが形成されていると共に、下端が不純物拡散層４に接続する第２のコンタクトプラグ９ｃが形成されている。
第２の層間絶縁膜８並びに第２のコンタクトプラグ９、９ａ、９ｂ及び９ｃの上には、例えばシリコン窒化膜よりなる第１の水素バリア膜１０が形成されており、該第１の水素バリア膜１０中には、下端が第２のコンタクトプラグ９の上端と接続する第３のコンタクトプラグ１１、下端が第２のコンタクトプラグ９ａの上端と接続する第３のコンタクトプラグ１１ａ、下端が第２のコンタクトプラグ９ｂの上端と接続する第３のコンタクトプラグ１１ｂ、下端が第２のコンタクトプラグ９ｃの上端と接続する第３のコンタクトプラグ１１ｃが形成されている。ここで、第３のコンタクトプラグ１１、１１ａ、１１ｂ及び１１ｃのそれぞれは、酸素バリア膜であると共に水素バリア膜であるＴｉＡｌＮ膜又はＴｉＡｌ膜よりなる。また、第３のコンタクトプラグ１１、１１ａ、１１ｂ及び１１ｃの材料としては、ＴｉＡｌＮ膜又はＴｉＡｌ膜の他に、Ｉｒ膜、ＩｒＯx 膜、ＴｉＳｉＮ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴａＡｌＮ膜及びＴａＡｌ膜よりなる群から選択される１種類以上の材料を用いることができる。
また、ここで、第１のコンタクトプラグ６はビット線配線コンタクトであり、第２のコンタクトプラグ９は記憶ノードコンタクトであり、後述のキャパシタ１８が形成されている領域から離れた領域に形成されている第２のコンタクトプラグ９ａはビット線コンタクトであり、第１のコンタクトプラグ６に電気的に接続されている。また、第２のコンタクトプラグ９ｂはワード線コンタクトであり、キャパシタ１８が形成されている領域におけるゲート電極３に電気的に接続されている。第２のコンタクトプラグ９ｃは拡散層コンタクトである。また、第３のコンタクトプラグ１１と同一材料よりなる第３のコンタクトプラグ１１ａ、１１ｂ及び１１ｃは、それぞれビット線配線コンタクト、ワード線コンタクト及び拡散層コンタクトに接続されている。
第１の水素バリア膜１０の上には、下面が第３のプラグコンタクト１１の上端に接続されるように、パターニングされた、ＴｉＡｌＮ膜よりなる導電性の酸素バリア膜１２、及びＰｔ膜よりなる第１の下部電極１３が下から順に積層されている。なお、酸素バリア膜１２は膜厚が４０ｎｍ〜１５０ｎｍのＴｉＡｌＮ膜よりなり、第１の下部電極１３は膜厚が５０ｎｍ〜１００ｎｍの範囲のＰｔ膜よりなる。第１の水素バリア膜１０の上には、酸素バリア膜１２及び第１の下部電極１３を覆うように、第１の下部電極１３を露出させる開口部１４ｈを有する第３の層間絶縁膜１４が形成されている。
開口部１４ｈの内壁部及び底部の一部並びに第３の層間絶縁膜１４の上には、筒形状を有する第２の下部電極１５が形成されており、開口部１４ｈの底部の一部及び第２の下部電極１５の上には、高誘電率膜又は強誘電体膜（例えば、ＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9）よりなる容量絶縁膜１６が形成されている。容量絶縁膜１６の上には、Ｐｔ膜よりなる上部電極１７が形成されている。なお、容量絶縁膜１６は膜厚が５０ｎｍ〜１５０ｎｍの範囲であり、上部電極１７は膜厚が５０ｎｍ〜１００ｎｍの範囲である。このように、第１の下部電極１３、第２の下部電極１５、容量絶縁膜１６、及び上部電極１７によってキャパシタ１８が構成されている。
第３の層間絶縁膜１４の上には、図示していない互いに隣り合うキャパシタ１８同士を電気的に絶縁する目的で、キャパシタ１８を覆うように第４の層間絶縁膜１９が形成されている。また、第３の層間絶縁膜１４の側面並びに第４の層間絶縁膜１９の上面及び側面に接するように、酸化アルミニウム膜（膜厚は５ｎｍ〜１００ｎｍの範囲）よりなる第２の水素バリア膜２０が形成されている。ここで、第２の水素バリア膜２０は、第１の水素バリア膜１０の上面と接している。そして、第１の水素バリア膜１０の上には、キャパシタ１８を覆うように、ＳｉＯ2 膜よりなる第５の層間絶縁膜２１が形成されている。
また、第５の層間絶縁膜２１におけるキャパシタ１８が形成されている領域から離れた領域では、第５の層間絶縁膜２１中には、下端が第３のコンタクトプラグ１１ａ、１１ｂ及び１１ｃの上端とそれぞれ接続するタングステン又はポリシリコンよりなる第４のコンタクトプラグ２２ａ、２２ｂ及び２２ｃが形成されている。第５の層間絶縁膜２１の上には、下面が第４のコンタクトプラグ２２ａ、２２ｂ及び２２ｃの上端とそれぞれ接続する配線層２３ａ、２３ｂ及び２３ｃが形成されている。
以下に、本発明の第１の実施形態に係る半導体記憶装置の製造方法について説明する。
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、並びに図４（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図であって、前述の図１（ａ）におけるIb−Ib線に相当する断面図である。
まず、図２（ａ）に示すように、半導体基板１上における素子分離領域（ＳＴＩ）２によって区画された素子形成領域に、ゲート電極３を形成した後に、該ゲート電極３をマスクに用いたイオン注入を行なって、素子形成領域の表面部に不純物拡散層４を形成する。このようにして、不純物拡散層４及びゲート電極３よりなるトランジスタが集積化される。なお、図示するように、ゲート電極３の側面には側壁絶縁膜３ａを形成しており、ゲート電極３の表面部にはシリサイド層３ｂを形成している。
続いて、半導体基板１上の全面に、トランジスタを覆うように、厚さが３００ｎｍ〜１０００ｎｍのオゾン系酸化シリコン（ＳｉＯ2 ）膜よりなる第１の層間絶縁膜５を形成し、ＣＭＰ法等を用いて、その表面を平坦化する。続いて、ドライエッチングにより、第１の層間絶縁膜５中に、不純物拡散層４に到達する第１のコンタクトホール１ｈ（なお、径は0.22〜0.24μmである。）を形成した後に、ＣＶＤ法及びエッチバック法又はＣＶＤ法及びＣＭＰ法のいずれかの組み合わせにより、該第１のコンタクトホール１ｈ内にタングステン又はポリシリコンを埋め込んでなる第１のコンタクトプラグ６を形成する。続いて、第１の層間絶縁膜５及び第１のコンタクトプラグ６の上に、下面が第１のコンタクトプラグ６の上端に接続するタングステンよりなるビット線７を形成する。続いて、第１の層間絶縁膜５上の全面に、ビット線７を覆うように、厚さが１０００ｎｍ〜１５００ｎｍのオゾン系酸化シリコン（ＳｉＯ2 ）膜よりなる第２の層間絶縁膜８を形成した後に、ＣＭＰ法などを用いてその表面を平坦化する。
続いて、ドライエッチング法により、第１の層間絶縁膜５及び第２の層間絶縁膜８中に不純物拡散層４に到達する第２のコンタクトホール２ｈａ、第２の層間絶縁膜８中にビット線７に到達する第２のコンタクトホール２ｈｂ、第１の層間絶縁膜５及び第２の層間絶縁膜８中にゲート電極３に到達する第２のコンタクトホール２ｈｃ、第１の層間絶縁膜５及び第２の層間絶縁膜８中に不純物拡散層４に到達する第２のコンタクトホール２ｈｄを形成する（なお、第２のコンタクトホール２ｈａ〜２ｈｄの各径は、それぞれ0.22〜0.24μmである。）。その後、ＣＶＤ法及びエッチバック法又はＣＶＤ法及びＣＭＰ法のいずれかの組み合わせにより、第２のコンタクトホール２ｈａ〜２ｈｄ内にタングステン又はポリシリコンを埋め込んでなる第２のコンタクトプラグ９、９ａ、９ｂ及び９ｃを形成する。
続いて、第２のコンタクトプラグ９、９ａ、９ｂ及び９ｃ並びに第２の層間絶縁膜８上の全面に、シリコン窒化膜（ＳｉＮ）膜よりなる第１の水素バリア膜１０を膜厚２０ｎｍ〜１００ｎｍ程度堆積する。ここで、該シリコン窒化膜（ＳｉＮ）の堆積は、例えば減圧ＣＶＤ法を用いて行なうとよい。続いて、ドライエッチング法により、第１の水素バリア膜１０中に、第２のコンタクトプラグ９、９ａ、９ｂ及び９ｃの表面を露出させる第３のコンタクトホール３ｈａ〜３ｈｄ（なお、第３のコンタクトホール３ｈａ〜３ｈｄの各径は、それぞれ0.22〜0.24μmである。）を形成する。その後、ＣＶＤ法及びエッチバック法又はＣＶＤ法及びＣＭＰ法のいずれかの組み合わせにより、第３のコンタクトホール３ｈａ〜３ｈｄ内にＴｉＡｌＮ膜又はＴｉＡｌ膜（膜厚は１００ｎｍ〜１５０ｎｍ程度）を埋め込んでなる第３のコンタクトプラグ１１、１１ａ、１１ｂ及び１１ｃ（１００ｎｍ〜１５０ｎｍ程度）を形成する。また、第３のコンタクトプラグ１１、１１ａ、１１ｂ及び１１ｃの材料としては、ＴｉＡｌＮ膜又はＴｉＡｌ膜の他に、Ｉｒ膜、ＩｒＯx 膜、ＴｉＳｉＮ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴａＡｌＮ膜及びＴａＡｌ膜よりなる群から選択される１種類以上の材料を用いることができる。
次に、図２（ｂ）に示すように、第３のコンタクトプラグ１１、１１ａ、１１ｂ及び１１ｃ及び第１の水素バリア膜１０の上に、スパッタリング法により、ＴｉＡｌＮ膜及びＰｔ膜が下から順に積層されてなる積層膜を成膜した後、ドライエッチング法により、該積層膜をパターニングしてＴｉＡｌＮ膜よりなる酸素バリア膜１２及びＰｔ膜よりなる第１の下部電極１３を形成する。なお、酸素バリア膜１２は、酸素に対するバリア性に加えて水素に対するバリア性も備えている。続いて、第１の水素バリア膜１０の上に、酸素バリア膜１２及び第１の下部電極１３を覆うように、例えばシリコン酸化膜（ＳｉＯ2 ）よりなる第３の層間絶縁膜１４を膜厚９００ｎｍ〜１０００ｎｍ程度堆積した後に、ＣＭＰ法などを用いてその表面を平坦化する。
次に、図２（ｃ）に示すように、リソグラフィー法及びドライエッチング法により、第３の層間絶縁膜１４中に、第１の下部電極１３の上面を露出する開口部１４ｈを形成する。
次に、図３（ａ）に示すように、スパッタリング法により、開口部１４ｈの内部を含む第３の層間絶縁膜１４上に第１の白金膜１５ａを成膜した後に、エッチバックにより、開口部１４ｈの底部に第１の下部電極１３の上面が露出するように、第１の白金膜１５ａにおける開口部１４ｈの底部に存在している部分を除去する。続いて、有機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯＣＶＤ法）又はスパッタリング法により、第１の下部電極１３における開口部１４ｈに露出する部分及び第１の白金膜１５ａの上に、膜厚１５０ｎｍ〜１５０ｎｍの高誘電率膜又は強誘電体膜（例えばビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9 ）よりなる誘電体膜１６ａを成膜する。続いて、スパッタリング法により、誘電体膜１６ａの上に第２の白金膜１７ａを成膜する。続いて、誘電体膜１６ａを結晶化する目的で、酸素雰囲気下、６５０℃〜８００℃の温度にて熱処理を行なう。
次に、図３（ｂ）に示すように、第２の白金膜１７ａの上に、レジストパターンを形成した後に、ドライエッチング法により、第２の白金膜１７ａ、誘電体膜１６ａ及び第１の白金膜１５ａをパターニングすることにより、第１の白金膜１５ａよりなる第２の下部電極１５、誘電体膜１６ａよりなる容量絶縁膜１６及び第２の白金膜１７ａよりなる上部電極１７を形成する。このようにして、第１の下部電極１３、第２の下部電極１５、容量絶縁膜１６及び上部電極１７よりなるキャパシタ１８が形成される。なお、第２の白金膜１７ａ、誘電体膜１６ａ及び第１の白金膜１５ａのパターニングは、同一マスクを用いたリソグラフィー法及びエッチング法によって形成される。
次に、図３（ｃ）に示すように、第３の層間絶縁膜１４の上に、キャパシタ１８における第３の層間絶縁膜１４上に存在する部分及び開口部１４ｈに露出している部分を覆うように、膜厚５００ｎｍ〜１５００ｎｍのオゾン系酸化シリコン（ＳｉＯ2 ）膜よりなる第４の層間絶縁膜１９を形成した後に、上部電極１７が露出しない程度にＣＭＰ法等を用いてその表面を平坦化する。続いて、ドライエッチング法により、第４の層間絶縁膜１９及び第３の層間絶縁膜１４をパターニングすることにより、第４の層間絶縁膜１９及び第３の層間絶縁膜１４におけるキャパシタ１８を囲んでいる部分を残存させる一方で、第４の層間絶縁膜１９及び第３の層間絶縁膜１４におけるそれ以外の部分を除去して第１の水素バリア膜１０を露出させる。ここで、第４の層間絶縁膜１９及び第３の層間絶縁膜１４のパターニングは、同一マスクを用いたリソグラフィー法及びエッチング法によって形成される。
次に、図４（ａ）に示すように、ＣＶＤ法又はスパッタ法により、第４の層間絶縁膜１９の上面及び側面並びに第３の層間絶縁膜１４の側面を完全に覆うように、膜厚５ｎｍ〜１００ｎｍの酸化アルミニウム膜よりなる第２の水素バリア膜２０を形成する。ここで、第２の水素バリア膜２０は、ＳｉＮ膜よりなる第１の水素バリア膜１０と接している。
次に、図４（ｂ）に示すように、第１の水素バリア膜１０の上に、第２の水素バリア膜２０を覆うように、膜厚４００ｎｍ〜１０００ｎｍのオゾン系酸化シリコン（ＳｉＯ2 ）膜よりなる第５の層間絶縁膜２１を形成し、ＣＭＰ法等を用いてその表面を平坦化する。続いて、ドライエッチング法により、第５の層間絶縁膜２１中に、第３のコンタクトプラグ１１ａ〜１１ｃの上面がそれぞれ露出するように、第４のコンタクトホール４ａ〜４ｃを形成する。その後、ＣＶＤ法及びエッチバック法又はＣＶＤ法及びＣＭＰ法のいずれかの組み合わせにより、第４のコンタクトホール４ａ〜４ｃ内にタングステン又はポリシリコンを埋め込んでなる第４のコンタクトプラグ２２ａ〜２２ｃを形成する。続いて、第４の層間絶縁膜２１の上に、下面が第４のコンタクトプラグ２２ａの上端と接続する配線２３ａ、下面が第４のコンタクトプラグ２２ｂの上端と接続する配線２３ｂ、下面が第４のコンタクトプラグ２２ｃの上端と接続する配線２３ｃを形成する。
なお、図４（ｂ）にも示すように、第１の水素バリア膜１０は、第２の層間絶縁膜５と第３の層間絶縁膜１８との間に介在するように形成されて、上部にキャパシタ１８が形成されている領域以外にも、例えばソース領域又はドレイン領域等の不純物拡散層４に到達するコンタクトホールが下部に形成される領域に形成されることが好ましい。
さらに、第２のコンタクトプラグ９ａ、９ｂ及び９ｃと第４のコンタクトプラグ２２ａ、２２ｂ及び２２ｃとの間には、酸素バリア膜よりなる第３のコンタクトプラグ１１ａ、１１ｂ及び１１ｃが形成されており、当該酸素バリア膜は、第２の層間絶縁膜８と第５の層間絶縁膜２１との境界領域の少なくとも一部と接するように形成されている。このため、第２の層間絶縁膜８を形成した後の容量絶縁膜１６の形成時における高誘電率膜又は強誘電体膜の結晶化に必要な高温酸素アニール時に、酸素が第２のコンタクトプラグ９ａ、９ｂ及び９ｃに侵入することを抑制することができるので、第２のコンタクトプラグ９ａ、９ｂ及び９ｃの表面が酸化されることを抑制することができる。したがって、酸素拡散に起因するコンタクト抵抗の上昇又は断線の発生を防止することができる。
また、酸素バリア膜よりなる第３のコンタクトプラグ１１ａ、１１ｂ及び１１ｃは、水素バリア性を有していると共に、第２の層間絶縁膜８と第５の層間絶縁膜２１との全境界領域には第１の水素バリア膜１０が介在している。このように、キャパシタ１８の下層は、水素バリア性材料よりなる第３のコンタクトプラグ１１ａ、１１ｂ及び１１ｃ並びに第１の水素バリア膜１０によって完全に被覆されているので、キャパシタ１８の下側から水素が回り込んでキャパシタ１８に侵入することを防止できる。したがって、高誘電率膜又は強誘電体膜よりなる容量絶縁膜１６が、製造工程で発生する水素によって還元さることを抑制することができるので、キャパシタ１８の特性劣化を防止することができる。
また、第２の水素バリア膜２０は、キャパシタ１８を完全に覆うように形成されていると共に、第１の水素バリア膜１０の上面の一部と接するように形成されているので、キャパシタ１８は、第１の水素バリア膜１０と第２の水素バリア膜２０とによって完全に被覆されている。このため、高誘電率膜又は強誘電体膜よりなる容量絶縁膜１６が製造工程にて発生する水素によって還元さることを抑制できるので、キャパシタ１８の特性劣化を防止することができる。
また、キャパシタ１８の下方であって且つ第１の層間絶縁膜５及び第２の層間絶縁膜８中に形成された第２のコンタクトホール２ｈａには、第２のコンタクトプラグ９と酸素バリア膜よりなる第３のコンタクトプラグ１１とが形成されている。このため、容量絶縁膜１６の形成時における高誘電率膜又は強誘電体膜の結晶化に必要な高温酸素アニール時に、酸素が第２のコンタクトプラグ９に侵入することを抑制することができるので、第２のコンタクトプラグ９の表面が酸化されることを抑制することができる。したがって、酸素拡散に起因するコンタクト抵抗の上昇又は断線の発生を防止することができる。
さらに、酸素バリア膜よりなる第３のコンタクトプラグ１１、１１ａ、１１ｂ及び１１ｃは、同一の工程にて形成されるので、工程の簡略化を実現することができる。
以下に、本実施形態において、酸素バリア膜よりなる第３のコンタクトプラグ１１ａ、１１ｂ及び１１ｃを設けることによる効果について説明する。
まず、第２のコンタクトプラグ９ａ、９ｂ及び９ｃと、第４のコンタクトプラグ２２ａ、２２ｂ及び２２ｃ並びに配線層２３ａ、２３ｂ及び２３ｃとのコンタクト抵抗の評価結果について、図５（ａ）及び（ｂ）を参照しながら説明する。
なお、本コンタクト抵抗の評価においては、図５（ａ）に示すように、第２のコンタクトプラグ９ａ、９ｂ及び９ｃの上部に第３のコンタクトプラグ１１ａ、１１ｂ及び１１ｃが形成されない場合（その他の構成は本発明の構成と同様である）を本発明の比較例として示している。
図５（ｂ）は、８インチシリコンウエハーの面内における全点について、コンタクト抵抗を測定した結果を示している。
図５（ｂ）に示すように、まず、比較例では、コンタクト抵抗は、４５Ω〜７０００Ωの範囲でばらついていることが分かる。この結果が得られる理由は、図５（ａ）に示すにように、高誘電率膜又は強誘電体膜よりなる容量絶縁膜１６の結晶化に必要な酸素アニール時に、上方向から侵入してくる酸素５ａが第３の層間絶縁膜１４を通過し、第２のコンタクトプラグ９ａ、９ｂ及び９ｃの界面にまで拡散することにより、第２のコンタクトプラグ９ａ、９ｂ、９ｃの表面が酸化するからである。
一方、第２のコンタクトプラグ９ａ、９ｂ及び９ｃの上部に、酸素バリア膜よりなる第３のコンタクトプラグ１１ａ、１１ｂ及び１１ｃを形成する本実施形態では、シリコンウエハーの面内における全点について、コンタクト抵抗が２５Ω〜３５Ωの範囲内でおさまっており、非常にばらつきが少なく且つ低抵抗化が実現されていることが分かる。
次に、本実施形態に係る半導体記憶装置における耐還元性の評価結果について、図６を参照しながら説明する。
図６は、４００℃の水素アニールを行なう前後について、キャパシタ１８の残留分極（２Ｐｒ）の値をそれぞれ評価した結果を示している。
図６に示すように、本実施形態のキャパシタ１８では、水素アニールの前後において、残留分極特性はほとんど変化していないことが分かる。この結果は以下のことを示している。すなわち、本実施形態に係る半導体記憶装置によると、キャパシタ１８の下層がすべて水素バリア性材料によって被覆されていることにより、キャパシタ１８の下方から水素が回り込んでキャパシタ１８に侵入することを防止することができる。さらに、キャパシタ１８が第１の水素バリア膜１０及び第２の水素バリア膜２０によって完全に覆われていることにより、高誘電率膜又は強誘電体膜よりなる容量絶縁膜１６が、製造工程にて発生する水素によって還元さることを抑制することができるので、キャパシタ１８の特性劣化を防止することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
図７（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の構造を示す図であって、（ａ）は、その構造を示す要部平面図であり、（ｂ）は、（ａ）のVII-VII線における要部断面図である。なお、図７（ａ）及び（ｂ）に示すように、本発明の第２の実施形態に係る半導体記憶装置は、前述した本発明の第１の実施形態に係る半導体記憶装置と比較すると、第３のコンタクトプラグ１１ｄ、１１ｅ、１１ｆ及び１１ｇの構成が異なる一方で、その他の構成部分は同様であるので、以下では、その構成が異なる点を中心に説明する。
図７（ａ）及び（ｂ）に示すように、第３のコンタクトプラグ１１ｅは、その径が、第２のコンタクトプラグ９ａの径及び第４のコンタクトプラグ２２ａの径よりも大きくなるように形成されており、また、第３のコンタクトプラグ１１ｆは、その径が、第２のコンタクトプラグ９ｂの径及び第４のコンタクトプラグ２２ｂの径よりも大きくなるように形成されており、また、第３のコンタクトプラグ１１ｇは、その径が、第２のコンタクトプラグ９ｃの径及び第４のコンタクトプラグ２２ｃの径よりも大きくなるように形成されている。具体的には、第２のコンタクトプラグ９ａ、９ｂ及び９ｃのそれぞれの径、並びに第４のコンタクトプラグ２２ａ、２２ｂ及び２２ｃのそれぞれの径は、0.22〜0.24μmである一方で、第３のコンタクトプラグ１１ｅ、１１ｆ、１１ｇのそれぞれの径は、第２のコンタクトプラグ９ａ、９ｂ及び９ｃのそれぞれの径、並びに第４のコンタクトプラグ２２ａ、２２ｂ及び２２ｃのそれぞれの径よりも0.08μm以上大きい。
また、第３のコンタクトプラグ１１ｄも、その径が第２のコンタクトプラグ９の径と比較して0.08μm以上大きくなるように形成されている。
以下、本発明の第２の実施形態に係る半導体記憶装置の製造方法について説明する。
図８（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図であって、前述の図７（ａ）におけるVIIb−VIIb線に相当する断面図である。
まず、図８（ａ）に示すように、半導体基板１上における素子分離領域（ＳＴＩ）２によって区画された素子形成領域に、ゲート電極３を形成した後に、該ゲート電極３をマスクに用いたイオン注入を行なって、素子形成領域の表面部に不純物拡散層４を形成する。このようにして、不純物拡散層４及びゲート電極３よりなるトランジスタが集積化される。なお、図示するように、ゲート電極３の側面には側壁絶縁膜３ａを形成しており、ゲート電極３の表面部にはシリサイド層３ｂを形成している。
続いて、半導体基板１上の全面に、トランジスタを覆うように、厚さが３００ｎｍ〜１０００ｎｍのオゾン系酸化シリコン（ＳｉＯ2 ）膜よりなる第１の層間絶縁膜５を形成し、ＣＭＰ法等を用いて、その表面を平坦化する。続いて、ドライエッチングにより、第１の層間絶縁膜５中に、不純物拡散層４に到達する第１のコンタクトホール１ｈ（なお、径は0.22〜0.24μmである。）を形成した後に、ＣＶＤ法及びエッチバック法又はＣＶＤ法及びＣＭＰ法のいずれかの組み合わせにより、該第１のコンタクトホール１ｈ内にタングステン又はポリシリコンを埋め込んでなる第１のコンタクトプラグ６を形成する。続いて、第１の層間絶縁膜５及び第１のコンタクトプラグ６の上に、下面が第１のコンタクトプラグ６の上端に接続するタングステンよりなるビット線７を形成する。続いて、第１の層間絶縁膜５上の全面に、ビット線７を覆うように、厚さが１０００ｎｍ〜１５００ｎｍのオゾン系酸化シリコン（ＳｉＯ2 ）膜よりなる第２の層間絶縁膜８を形成した後に、ＣＭＰ法などを用いてその表面を平坦化する。
続いて、ドライエッチング法により、第１の層間絶縁膜５及び第２の層間絶縁膜８中に不純物拡散層４に到達する第２のコンタクトホール２ｈａ、第２の層間絶縁膜８中にビット線７に到達する第２のコンタクトホール２ｈｂ、第１の層間絶縁膜５及び第２の層間絶縁膜８中にゲート電極３に到達する第２のコンタクトホール２ｈｃ、第１の層間絶縁膜５及び第２の層間絶縁膜８中に不純物拡散層４に到達する第２のコンタクトホール２ｈｄを形成する（なお、第２のコンタクトホール２ｈａ〜２ｈｄの各径は、それぞれ0.22〜0.24μmである。）。その後、ＣＶＤ法及びエッチバック法又はＣＶＤ法及びＣＭＰ法のいずれかの組み合わせにより、第２のコンタクトホール２ｈａ〜２ｈｄ内にタングステン又はポリシリコンを埋め込んでなる第２のコンタクトプラグ９、９ａ、９ｂ及び９ｃを形成する。続いて、第２のコンタクトプラグ９、９ａ、９ｂ及び９ｃ並びに第２の層間絶縁膜８上の全面に、シリコン窒化膜（ＳｉＮ膜）よりなる第１の水素バリア膜１０を膜厚２０ｎｍ〜１００ｎｍ程度堆積する。ここで、該シリコン窒化膜（ＳｉＮｍ膜）の堆積は、例えば減圧ＣＶＤ法を用いて行なうとよい。
次に、図８（ｂ）に示すように、ドライエッチング法により、第１の水素バリア膜１０中に、第２のコンタクトプラグ９、９ａ、９ｂ及び９ｃの表面を露出させる第３のコンタクトホール３ｈｐ〜３ｈｓ（なお、第３のコンタクトホール３ｈｐ〜３ｈｓの各径は、それぞれ0.22〜0.24μmである。）を形成する。その後、ＣＶＤ法及びエッチバック法又はＣＶＤ法及びＣＭＰ法のいずれかの組み合わせにより、第３のコンタクトホール３ｈｐ〜３ｈｓ内にＴｉＡｌＮ膜又はＴｉＡｌ膜（膜厚は１００ｎｍ〜１５０ｎｍ程度）を埋め込んでなる第３のコンタクトプラグ１１ｄ、１１ｅ、１１ｆ及び１１ｇ（膜厚は１００ｎｍ〜１５０ｎｍ程度）を形成する。
その後の製造工程は、前述の第１の実施形態における図２（ｂ）及び（ｃ）、図３（ａ）〜（ｃ）、並びに図４（ａ）及び（ｂ）を用いた説明と同様に行なえばよい。
以上のように、本発明の第２の実施形態に係る半導体記憶装置及びその製造方法によると、本発明の第１の実施形態に係る半導体記憶装置及びその製造方法による上述した効果に加えて、以下の効果を得ることができる。
酸素バリア膜としての第３のコンタクトプラグ１１ｅ、１１ｆ及び１１ｇの径が、第２のコンタクトプラグ９ａ、９ｂ及び９ｃの径並びに第４のコンタクトプラグ２２ａ、２２ｂ及び２２ｃの径よりも大きいことにより、第２のコンタクトプラグ９ａ、９ｂ及び９ｃと電気的に接続するように、第４のコンタクトプラグ２２ａ、２２ｂ及び２２ｃを形成する際に、第４のコンタクトプラグ２２ａ、２２ｂ及び２２ｃの形成位置の自由度が増大する。具体的には、本実施形態においては、第２のコンタクトホール２ｈｂ、２ｈｃ及び２ｈｄと第４のコンタクトホール４ａ、４ｂ及び４ｃとのリソグラフィーにおける合わせマージンとして0.04μm確保することができる。このため、第２のコンタクトプラグ９ａ、９ｂ及び９ｃと第４のコンタクトプラグ２２ａ、２２ｂ及び２２ｃとの間における接続不良の発生を抑制することができる。また、半導体装置の集積化が高度に進展した場合であっても、第２のコンタクトホール２ｈｂ、２ｈｃ及び２ｈｄと第４のコンタクトホール４ａ、４ｂ及び４ｃとのリソグラフィーにおける重ね合わせマージンを増大させることが可能であるので、集積度の高い半導体記憶装置を容易に製造することが可能になる。
なお、以上の第１及び第２の実施形態では、容量絶縁膜１６を構成する材料の一例として、ＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9を挙げたが、これ以外のビスマス層状ペロブスカイト構造を有する強誘電体、チタン酸ジルコン鉛、チタン酸ストロンチウムバリウム又は五酸化タンタルなどを用いても、前述と同様の効果を得ることができる。
本発明に係る半導体記憶装置及びその製造方法は、基板の上に設けられた強誘電体膜又は高誘電体膜よりなる容量絶縁膜を備えた立体構造を有する容量素子において、容量素子の高さが高くなった場合においても、形成されるコンタクトホールのアスペクト比を低減することができる。さらに、コンタクトホール内に酸素バリア膜が埋め込まれているので、高誘電体膜又は強誘電体膜に対する酸素雰囲気下の焼結によってコンタクトプラグの酸化を防止することができるため、安定な動作が可能な信頼性の高い半導体記憶装置を実現することが可能となる。したがって、本発明に係る半導体記憶装置及びその製造方法は、強誘電体膜又は高誘電体膜よりなる容量絶縁膜を備えた立体構造を有する容量素子を備えた半導体記憶装置及びその製造方法などに有用である。
（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の構造を示す図であって、（ａ）はその要部平面図であり、（ｂ）は（ａ）のIb-Ib線における要部断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。 （ａ）は、本発明の第１の実施形態に係る半導体記憶装置に対する比較例を示す要部断面図であり、（ｂ）は、比較例と本発明の第１の実施形態に係る半導体記憶装置のそれぞれについてのコンタクト抵抗の評価結果を示す関係図である。 本発明の第１の実施形態に係る半導体記憶装置について、４００℃の水素アニールを行なう前後におけるキャパシタの残留分極（２Ｐｒ）の評価結果を示す関係図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の構造を示す図であって、（ａ）はその要部平面図であり、（ｂ）は（ａ）のIb-Ib線における要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を説明するための要部工程断面図である。 （ａ）〜（ｃ）は、従来例に係る半導体記憶装置の構造を示す要部断面図である。 （ａ）〜（ｃ）は、従来例に係る半導体記憶装置の構造を示す要部断面図である。 （ａ）及び（ｂ）は、従来例に係る半導体記憶装置における課題を説明するための要部断面図である。
符号の説明
１ 基板
２ 素子分離領域
３ ゲート電極
３ａ サイドウォール
３ｂ シリサイド層
４ 不純物拡散層
５ 第１の層間絶縁膜
６ 第１のコンタクトプラグ
７ ビット線
８ 第２の層間絶縁膜
９、９ａ、９ｂ、９ｃ 第２のコンタクトプラグ
１０ 第１の水素バリア膜
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ、１１ｇ 第３のコンタクトプラグ（酸素バリア膜）
１２ 導電性の酸素バリア膜
１３ 第１の下部電極
１４ 第３の層間絶縁膜
１４ｈ 開口部
１５ 第２の下部電極
１５ａ 白金膜
１６ 容量絶縁膜
１６ａ 誘電体膜
１７ 上部電極
１７ａ 白金膜
１８ キャパシタ
１９ 第４の層間絶縁膜
２０ 第２の水素バリア膜
２１ 第５の層間絶縁膜
２２ａ、２２ｂ、２２ｃ 第４のコンタクトプラグ
２３ａ、２３ｂ、２３ｃ 配線
１ｈ 第１のコンタクトホール
２ｈａ、２ｈｂ、２ｈｃ、２ｈｄ 第２のコンタクトホール
３ｈａ、３ｈｂ、３ｈｃ、３ｈｄ 第３のコンタクトホール
４ａ、４ｂ、４ｃ 第３のコンタクトホール

Claims (12)

  1. 半導体基板上に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜の上に形成され、下部電極、高誘電率膜又は強誘電体膜よりなる容量絶縁膜及び上部電極から構成されるキャパシタと、
    前記第１の層間絶縁膜の上に、前記キャパシタを覆うように形成された第２の層間絶縁膜と、
    前記第１の層間絶縁膜に、該第１の層間絶縁膜を貫通するように形成された第１のコンタクトプラグと、
    前記第２の層間絶縁膜に、該第２の層間絶縁膜を貫通し且つ前記第１のコンタクトプラグと接続するように形成された第２のコンタクトプラグとを備え、
    前記第１のコンタクトプラグと前記第２のコンタクトプラグとの間には、前記第１の層間絶縁膜と前記第２の層間絶縁膜との境界領域の一部と接するように、第１の酸素バリア膜が介在していることを特徴とする半導体記憶装置。
  2. 前記第１の酸素バリア膜は、水素バリア性を有しており、
    前記第１の層間絶縁膜と前記第２の層間絶縁膜及び前記キャパシタとの間に形成された第１の水素バリア膜をさらに備え、
    前記第１の酸素バリア膜は、前記第１の水素バリア膜を貫通するように形成されていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記キャパシタを覆い且つ前記第１の水素バリア膜と接するように形成された絶縁性の第２の水素バリア膜をさらに備えていることを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記第１の酸素バリア膜の径は、前記第１のコンタクトプラグの径及び前記第２のコンタクトプラグの径よりも大きいことを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記第１の層間絶縁膜に、該第１の層間絶縁膜を貫通するように形成された第３のコンタクトプラグをさらに備え、
    前記第３のコンタクトプラグと前記キャパシタとの間には、第２の酸素バリア膜が介在していることを特徴とする請求項１に記載の半導体記憶装置。
  6. 前記第２の酸素バリア膜は、水素バリア性を有していることを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記第１の酸素バリア膜は、Ｉｒ、ＩｒＯx 、ＴｉＡｌＮ、ＴｉＡｌ、ＴｉＳｉＮ、ＴａＮ、ＴａＳｉＮ、ＴａＡｌＮ及びＴａＡｌよりなる群から選択される１種類以上の材料よりなることを特徴とする請求項１に記載の半導体記憶装置。
  8. 前記第２の酸素バリア膜は、Ｉｒ、ＩｒＯx 、ＴｉＡｌＮ、ＴｉＡｌ、ＴｉＳｉＮ、ＴａＮ、ＴａＳｉＮ、ＴａＡｌＮ及びＴａＡｌよりなる群から選択される１種類以上の材料よりなり、且つ、前記第１の酸素バリア膜の材料と同一の材料よりなることを特徴とする請求項５に記載の半導体記憶装置。
  9. 前記第１の水素バリア膜は、ＳｉＮx よりなることを特徴とする請求項２に記載の半導体記憶装置。
  10. 前記キャパシタは立体構造を有していることを特徴とする請求項１に記載の半導体記憶装置。
  11. 半導体基板の上に形成された第１の層間絶縁膜に、該第１の層間絶縁膜を貫通し且つ前記半導体基板に到達する、第１の開口部及び第２の開口部を形成する工程と、
    前記第１の開口部の中に、前記半導体基板と電気的に接続する第１のコンタクトプラグを形成すると共に、前記第２の開口部の中に、前記半導体基板と電気的に接続する第２のコンタクトプラグを形成する工程と、
    前記第１の層間絶縁膜、前記第１のコンタクトプラグ及び前記第２のコンタクトプラグの上に、第１の水素バリア膜を形成する工程と、
    前記第１の水素バリア膜に、前記第１のコンタクプラグを露出させる第３の開口部を形成すると共に、前記第１の水素バリア膜に、前記第２のコンタクトプラグを露出させる第４の開口部を形成する工程と、
    前記第３の開口部の中に、前記第１のコンタクトプラグと電気的に接続する第１の酸素バリア膜を形成すると共に、前記第４の開口部の中に、前記第２のコンタクトプラグと電気的と接続する第２の酸素バリア膜を形成する工程と、
    前記第２の酸素バリア膜の上に、下部電極、高誘電率膜又は強誘電体膜よりなる容量絶縁膜及び上部電極から構成されるキャパシタを形成する工程と、
    前記第１の層間絶縁膜の上に、前記キャパシタを覆うように、第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜に、前記第１の酸素バリア膜を露出させる第５の開口部を形成する工程と、
    前記第５の開口部の中に、前記第１の酸素バリア膜と電気的に接続する第３のコンタクトプラグを形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
  12. 前記第３の開口部の径は、前記第１の開口部の径及び前記第５の開口部の径よりも大きいことを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4308691B2 (ja) * 2004-03-19 2009-08-05 富士通マイクロエレクトロニクス株式会社 半導体基板および半導体基板の製造方法
JP2009253033A (ja) * 2008-04-07 2009-10-29 Panasonic Corp 半導体記憶装置及びその製造方法
WO2010032456A1 (ja) 2008-09-16 2010-03-25 ローム株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR20130001513A (ko) * 2011-06-27 2013-01-04 삼성디스플레이 주식회사 표시장치 및 그 제조방법
US20150206893A1 (en) * 2014-01-20 2015-07-23 Cypress Semiconductor Corporation Damascene oxygen barrier and hydrogen barrier for ferroelectric random-access memory

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126881A (ja) * 1997-10-23 1999-05-11 Hitachi Ltd 高強誘電体薄膜コンデンサを有する半導体装置及びその製造方法
JP2003289134A (ja) * 2002-03-28 2003-10-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004228422A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 半導体装置及びその製造方法
JP2004235560A (ja) * 2003-01-31 2004-08-19 Matsushita Electric Ind Co Ltd 誘電体メモリ及びその製造方法
JP2004296534A (ja) * 2003-03-25 2004-10-21 Seiko Epson Corp 半導体装置、半導体装置の製造方法、強誘電体メモリ、及び電子機器
JP2004311974A (ja) * 2003-03-25 2004-11-04 Sanyo Electric Co Ltd メモリの製造方法およびメモリ
JP2005129875A (ja) * 2002-11-13 2005-05-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242418A (ja) 1997-02-25 1998-09-11 Sony Corp Ｄｒａｍおよびその製造方法
JP3569112B2 (ja) * 1997-07-17 2004-09-22 株式会社東芝 半導体集積回路およびその製造方法
JP2002141482A (ja) * 2000-11-07 2002-05-17 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US7075134B2 (en) * 2001-11-29 2006-07-11 Symetrix Corporation Ferroelectric and high dielectric constant integrated circuit capacitors with three-dimensional orientation for high-density memories, and method of making the same
US6656748B2 (en) * 2002-01-31 2003-12-02 Texas Instruments Incorporated FeRAM capacitor post stack etch clean/repair
US7186569B2 (en) * 2002-08-02 2007-03-06 Unity Semiconductor Corporation Conductive memory stack with sidewall
JP4025232B2 (ja) * 2003-04-07 2007-12-19 株式会社東芝 半導体記憶装置及びその製造方法
JP2005156740A (ja) 2003-11-21 2005-06-16 Canon Inc 符号化装置、復号化装置、符号化方法、復号化方法及びプログラム
JP2005229001A (ja) * 2004-02-16 2005-08-25 Toshiba Corp 半導体装置及び半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126881A (ja) * 1997-10-23 1999-05-11 Hitachi Ltd 高強誘電体薄膜コンデンサを有する半導体装置及びその製造方法
JP2003289134A (ja) * 2002-03-28 2003-10-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005129875A (ja) * 2002-11-13 2005-05-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004228422A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 半導体装置及びその製造方法
JP2004235560A (ja) * 2003-01-31 2004-08-19 Matsushita Electric Ind Co Ltd 誘電体メモリ及びその製造方法
JP2004296534A (ja) * 2003-03-25 2004-10-21 Seiko Epson Corp 半導体装置、半導体装置の製造方法、強誘電体メモリ、及び電子機器
JP2004311974A (ja) * 2003-03-25 2004-11-04 Sanyo Electric Co Ltd メモリの製造方法およびメモリ

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