JP3569112B2 - 半導体集積回路およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路およびその製造方法に係り、特に強誘電体膜をキャパシタ絶縁膜として用いた不揮発性強誘電体メモリ(FRAMセル)のアレイを有する不揮発性強誘電体メモリ(FRAM)を含む大規模半導体集積回路(LSI)およびその製造方法に関する。
【0002】
【従来の技術】
FRAMセルは、DRAMセルのキャパシタを強誘電体キャパシタに置き換えた構成になっており、スイッチ用のMOSトランジスタを介して強誘電体キャパシタから分極反転あるいは非反転の際の電荷を取りだす方式(データ破壊読み出し)を用いており、動作電源をオフ状態にしてもメモリセルに書かれている記憶データは失われない特徴がある。
【0003】
FRAMは、大容量メモリの代表であるDRAMと比較すると、不揮発性であるためにデータ保持にリフレッシュ動作が不要であって待機時の消費電力が不要であるという特徴を持つ。また、他の不揮発性メモリであるフラッシュメモリと比較すると、データ書換え回数が多く、かつデータ書き換え速度が著しく速いという特徴を持つ。また、メモリーカード等に使用される電池バックアップが必要なSRAMと比較しても、消費電力が小さく、セル面積を大幅に小さくできるという特徴を持つ。
【0004】
上記のような特徴を持つFRAMは、バッテリーレスで高速動作が可能であるので、非接触カード(例えばRF−ID:Radio Frequency−Identification)への展開が始まりつつある。また、既存のDRAM、フラッシュメモリ、SRAMとの置き換え、ロジック混載デバイスへの適用等、その期待は大変大きい。
【0005】
なお、FRAMの製造に際しては、下地絶縁膜上に下部電極/強誘電体膜/上部電極のスタック構造を有する強誘電体キャパシタを形成し、その上層の酸化膜に開けたコンタクトホールを介してAl、Cuなどの金属配線を施し、パッシベーション膜で保護する。
【0006】
ところで、前記したようにFRAMセルは高速・低消費電力動作が可能であり、高集積化の実現が期待されており、メモリセル面積の縮小や強誘電体の劣化の少ない製造プロセスの検討が必要となっている。
【0007】
しかし、既存のFRAMデバイスは、DRAM、ロジック等、他のデバイスとの混載並びに高集積化に不可欠となる多層配線技術は未だ確立していない状況である。
【0008】
FRAMデバイスを搭載したLSIの高集積化、多層配線が難しい原因の1つとして、キャパシタの微細ドライエッチング加工技術が困難であることが挙げられる。
【0009】
即ち、図34に示すように、キャパシタの微細ドライエッチング加工、特にキャパシタ電極に用いられるPt電極101 を例えば半導体基板100 上に形成する際、フォトリソグラフィ工程によるレジストパターン102 を作成し、RIE(反応性イオンエッチング)工程によりPt101 ′を加工すると、残査(フェンス)103 が形成されてしまい、その後のプロセスで上記フェンス103 を除去することができない。また、現時点では、Pt電極101 の加工は高々0.5μmレベル(プロファイル、70度)であり、微細化する際の大きな問題となっている。
【0010】
また、FRAMデバイスを搭載したLSIの高集積化、多層配線が難しい原因の1つとして、キャパシタに用いる強誘電体材料が還元雰囲気(特に水素雰囲気)に大変弱いことが挙げられる。即ち、既存のLSI工程は水素が混入するプロセスが殆んどであり、その一例として多層配線構造のビアを埋める工程において特にアスペクト比が大きなビアを埋める方法としてCVD法によるWの埋め込みが主に用いられるが、このWを埋め込む工程では水素基が多く発生するので、強誘電体に大きなダメージを与える。
【0011】
また、図35に示すように、FRAMデバイスと他のデバイスとを混載する場合にも課題がある。通常、下部電極105 /強誘電体膜106 /上部電極107 のスタック構造を有する強誘電体キャパシタをFRAMデバイスに形成する工程は、他のデバイスを形成した後に実施される。この最大理由は、強誘電体膜106 が前述したように還元雰囲気に弱いためである。この結果、強誘電体キャパシタ分の段差が相互デバイス間に生じ、この段差上で下層あるいは上層の絶縁膜108 、108 ′に開けたコンクタトホールを介して配線109 形成することは困難となる。
【0012】
【発明が解決しようとする課題】
上記したように従来のFRAMデバイスを内蔵する半導体集積回路の構造は、他のデバイスとの混載並びに高集積化が困難であるという問題があった。
【0013】
本発明は上記の問題点を解決すべくなされたもので、高集積化および他のデバイスとの混載を容易ならしめ、電極加工が容易で強誘電体キャパシタにダメージが入らない構造を有する半導体集積回路およびその製造方法を提供することを目的とする。
【0014】
【課題を解決するための手段】
第1の発明に係る半導体集積回路は、半導体基板上に形成された第1絶縁膜と、前記第1絶縁膜に掘られた第1の溝に埋め込まれた後に表面が平坦化された第1の電極と、前記第1の溝に第1の電極が埋め込まれた状態の前記第1絶縁膜上に堆積された第2絶縁膜と、前記第1の電極の上部に対応して前記第2絶縁膜に掘られた第2の溝内に順次堆積された後に表面が平坦化された強誘電体膜および第2の電極とを具備し、前記第1の電極、強誘電体膜、第2の電極で構成される強誘電体キャパシタ部を有することを特徴とする。
【0015】
第2の発明に係る半導体集積回路は、半導体基板上に形成された第1絶縁膜と、前記第1絶縁膜に掘られた第1の溝内に順次堆積された後に表面が平坦化された第1の電極および強誘電体膜と、前記第1の溝に第1の電極および強誘電体膜が埋め込まれた状態の前記第1絶縁膜上に堆積された第2絶縁膜と、前記強誘電体膜の上部に対応して前記第2絶縁膜に掘られた第2の溝に埋め込まれた後に表面が平坦化された第2の電極とを具備し、前記第1の電極、強誘電体膜、第2の電極で構成される強誘電体キャパシタ部を有することを特徴とする。
【0016】
第3の発明に係る半導体集積回路は、半導体基板上に形成された第1絶縁膜と、前記第1絶縁膜に掘られた第1の溝内に堆積された後に表面が平坦化された第1の電極と、前記第1の溝に第1の電極が埋め込まれた状態の前記第1絶縁膜上に堆積された第2絶縁膜と、前記第1の電極の上部に対応して前記第2絶縁膜に掘られた第2の溝内に堆積された後に表面が平坦化された強誘電体膜と、前記第2の溝に強誘電体膜が埋め込まれた状態の前記第2絶縁膜上に堆積された第3絶縁膜と、前記強誘電体膜の上部に対応して前記第3絶縁膜に掘られた第3の溝内に堆積された後に表面が平坦化された第2の電極とを具備し、前記第1の電極、強誘電体膜、第2の電極で強誘電体キャパシタ部が構成され、複数個の強誘電体キャパシタ部の各第1の電極が一直線上に配列されており、前記第2の溝およびそれに埋め込まれた強誘電体膜は、前記第1の電極より大きい面積を有し、前記各第1の電極に個別に対応して形成されており、前記第3の溝およびそれに埋め込まれた第2の電極は、前記複数個の強誘電体キャパシタ部の各第1の電極の上方でその配列方向に連続的に形成されていることを特徴とする。
【0017】
第4の発明に係る半導体集積回路の製造方法は、半導体基板上に表面が平坦化された第1絶縁膜を形成する工程と、前記第1絶縁膜に第1の溝を掘る工程と、前記第1絶縁膜を含む半導体基板上に第1の電極膜を堆積した後に表面を平坦化することにより、前記第1の溝に第1の電極を埋め込み形成する工程と、前記第1の電極が埋め込まれた第1絶縁膜上に第2絶縁膜を堆積する工程と、前記第1の電極の上部に対応して前記第2絶縁膜に第2の溝を掘る工程と、前記第2絶縁膜を含む半導体基板上に強誘電体膜および第2の電極膜を順次堆積した後に表面を平坦化することにより、前記第2の溝に強誘電体膜および第2の電極を埋め込み形成する工程とを具備し、前記第1の電極、強誘電体膜、第2の電極で強誘電体メモリセルの強誘電体キャパシタ部を形成することを特徴とする。
【0018】
第5の発明に係る半導体集積回路の製造方法は、半導体基板上に表面が平坦化された第1絶縁膜を形成する工程と、前記第1絶縁膜に第1の溝を掘る工程と、前記第1絶縁膜を含む半導体基板上に第1の電極膜および強誘電体膜を順次堆積した後に表面を平坦化することにより、前記第1の溝に第1の電極および強誘電体膜を埋め込み形成する工程と、前記第1の電極が埋め込まれた第1絶縁膜上に第2絶縁膜を堆積する工程と、前記強誘電体膜の上部に対応して前記第2絶縁膜に第2の溝を掘る工程と、前記第2絶縁膜を含む半導体基板上に第2の電極膜を堆積した後に表面を平坦化することにより、前記第2の溝に第2の電極を埋め込み形成する工程とを具備し、前記第1の電極、強誘電体膜、第2の電極で強誘電体メモリセルの強誘電体キャパシタ部を形成することを特徴とする。
【0020】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0021】
第1の実施の形態は、FRAMと例えばロジック回路とが混載された少なくとも二層配線構造を有するLSIにおけるFRAMの強誘電体キャパシタ部および混載デバイスの配線を製造する際に強誘電体メモリセルの強誘電体キャパシタの下方部にビット線を形成する製造工程であり、以下、実施例1〜実施例3を説明する。
【0022】
(実施例1)(図1乃至図7)
図1乃至図7は、実施例1の製造工程の工程順におけるLSIの断面構造および平面パターンを示している。
【0023】
まず、図1に示すように、半導体基板(例えばシリコン基板)10上にメモリセルの電荷転送用のMOSトランジスタ(パストランジスタ)12a、他のデバイス(ロジック回路などの混載デバイス)用のMOSトランジスタ12bなどのMOSトランジスタを形成する。
【0024】
ここで、11は基板表層部に選択的に形成された素子分離領域、13は基板表面に形成されたゲート酸化膜、Gはゲート酸化膜13上に形成されたMOSトランジスタ用のゲート電極部(ワード線WLの一部)である。
【0025】
この場合、素子分離領域11は、STI(Shallow Trench Isolation)、LOCOS膜(選択酸化膜)など、任意の構造を採用してよい。また、各ワード線WLは、例えばPドープ・ポリシリコンおよびWSiの2層構造になっており、表面が絶縁膜15により保護されている。なお、前記MOSトランジスタは、例えばNチャネル型のものであり、そのドレイン・ソース領域は、基板表層部の素子形成領域に選択的に形成された基板あるいはウエル領域とは逆導電型の不純物拡散層からなる。
【0026】
次に、ゲート電極部G上を含む基板上に平坦化用の第1の層間絶縁膜(例えばBPSG膜)17を堆積した後、化学的機械研磨(CMP)により表面を平坦化する。
【0027】
次に、図2に示すように、第1の層間絶縁膜17に、ビット線用溝(点線で図示する)22a、コンタクト用溝およびロジック回路などの混載デバイスの第1層配線用溝(点線で図示する)22bなどを選択的に形成し、さらに、配線・キャパシタ用のコンタクトホール21を形成する。この場合、前記ビット線用溝22aの底面には、前記MOSトランジスタ12aのドレイン領域上に対応する部分にビット線コンタクトホール21を形成し、前記コンタクト用溝の底面には、前記MOSトランジスタ12aのソース領域上に対応する部分にキャパシタコンタクトプラグ用のコンタクトホール21を形成し、前記第1層配線用溝22bの底面には、配線コンタクトプラグ用のコンタクトホール21を形成する。
【0028】
なお、上記ビット線コンタクトホール22a、ビット線用溝22bなどは、紙面より背面側に位置するので点線で図示している。
【0029】
次に、図3(a)に示すように、スパッタ法を用いてバリアメタルとしてTi、TiNを蒸着後、CVD法を用いてW膜を堆積することにより、前記配線・キャパシタ用コンタクトホール21、ビット線用溝22aおよび混載デバイスの第1層配線用溝22bに埋め込み、CMPにより平坦化を行い、コンタクトプラグ31およびビット線(BL)(点線で図示する)32a、混載デバイスの第1層配線(点線で図示する)32bを形成する。この際、上記ビット線32aの形成と同時に、隣接するロジック回路などの混載デバイスの第1層配線32bを形成することができる。これにより、従来に比べて配線形成の工程数を削減できる。
【0030】
この後、第2層間絶縁膜41を形成した後、その表面に絶縁膜として窒化シリコン(SixNy)膜34、あるいは酸化チタン(TiO2 )膜を堆積する。このSixNy膜34は、この後のキャパシタ形成工程で用いる酸素処理の際の酸素に対するバリア膜となり、下地トランジスタを酸素から保護する役目を有する。
【0031】
なお、図3(b)は、図3(a)中のFRAM部のセルアレイの一部を透視した平面パターンを示しており、SDGはMOSトランジスタ12aのソース・ドレイン・ゲート領域、WLはワード線、BLはビット線32a、31cは第1のキャパシタコンタクトプラグ、32cはビット線用コンタクトプラグである。
【0032】
次に、図4に示すように、前記SixNy膜34および第2層間絶縁膜41の前記第1のキャパシタコンタクトプラグ31の上部にコンタクトホールを形成し、Ti/TiN/Wを順次堆積させる。この後、CMPによりSixNy膜34の表面を露出させるとともに平坦化することにより、前記第1のキャパシタコンタクトプラグ31cの上部に連なる第2のキャパシタコンタクトプラグ42を形成する。
【0033】
次に、図5(a)に示すように、第3層間絶縁膜51を形成した後、前記第2のキャパシタコンタクトプラグ42の上部にキャパシタ下部電極用の第1の溝を形成する。この後、下部電極材料であるTi、Ptをスパッタ法により順次堆積し、CMPを用いて第3層間絶縁膜51の表面を露出させるとともに平坦化することによりキャパシタ下部電極52を形成する。
【0034】
この際、上記キャパシタ下部電極52の形成と同時に、隣接する混載デバイスの第2層配線53を形成することができる。これにより、従来に比べて配線形成の工程数を削減できる。
【0035】
なお、図5(b)は、図5(a)中のFRAM部の一部を透視した平面パターンを示しており、図3(b)に示した平面パターンと比べて、追加分としてキャパシタ下部電極52が形成されており、その他は同じである。
【0036】
次に、図6(a)に示すように、第4層間絶縁膜61を形成した後、前記キャパシタ下部電極52上に対応する部分に強誘電体膜・キャパシタ上部電極用の第2の溝を形成する。この後、強誘電体膜としてチタン酸ジルコン酸鉛(PZT;Pb(Zr1−x Tix )O3 )および上部電極膜としてプラチナ(Pt)をスパッタ法により順次堆積し、CMPを用いて第4層間絶縁膜61の表面を露出させることにより平坦化することにより、強誘電体膜62およびキャパシタ上部電極(キャパシタプレート線)63を形成する。この際、850℃でのRTA(高速熱処理)を行い、前記強誘電体膜62のPZTを結晶化した後、上部電極(Pt)を堆積する。
【0037】
この後、絶縁膜としてSixNy膜64(あるいはTiO2 膜)を堆積させておく。このSixNy膜64は、この後のプラグ埋め込み工程プロセス中に生じる水素のバリア膜となり、強誘電体キャパシタを保護する役目を有する。
【0038】
なお、図6(b)は、図6(a)中のFRAM部の一部を透視した平面パターンを示しており、図5(b)に示した平面パターンと比べて、追加分として強誘電体膜62および上部電極63が形成されており、上部電極63はそれより幅が広い強誘電体膜62を介して下層の前記キャパシタ下部電極(図5中の52)に対向しており、その他は同じである。この場合、上部電極63は、ワード線WLに平行に連続的に形成され、キャパシタプレート線PLとなっている。
【0039】
次に、図7に示すように、第5層間絶縁膜71を形成した後、配線用のコンタクトホールの形成、Alの堆積、RIE加工を行ってAl配線72を形成する。この際、上記Al配線72の形成と同時に、隣接する混載デバイスの第3層配線73を形成することができる。これにより、従来に比べて配線形成の工程数を削減できる。
【0040】
この後、二層配線構造のLSIの場合は、トップパッシベーション絶縁膜を堆積し、パッド部を開口する。三層、四層配線以上の配線構造のLSIの場合は、前記したような層間絶縁膜を形成した後にAlリフロー法による配線層を堆積し、パターニングを行う工程を必要回数繰り返し、この後にトップパッシベーション絶縁膜を堆積し、パッド部を開口する。
【0041】
上記実施例1の工程によれば、CMPを用いて配線および強誘電体キャパシタを形成することにより、従来のRIEを用いる場合に比べて強誘電体キャパシタの加工を容易化することができる。
【0042】
また、強誘電体キャパシタ部の下部電極52の形成時に、隣接する他のデバイスの配線層53も形成することにより工程数を減じさせることができ、しかも強誘電体メモリ部と他デバイスとの段差が減じ、デバイス相互間の配線形成が容易になることは明白である。
【0043】
なお、上記実施例1の工程により形成されたFRAM部のセルアレイは、図7に示したように、半導体基板10上に形成された第1絶縁膜51に掘られた第1の溝に埋め込まれ、表面が平坦化された第1の電極52と、前記第1の電極が埋め込まれた状態の第1絶縁膜51上に堆積された第2絶縁膜61と、前記第1の電極の上部に対応して第2絶縁膜に掘られた第2の溝内に順次堆積された後に表面が平坦化された強誘電体膜62および第2の電極63とを具備し、前記第1の電極、強誘電体膜、第2の電極で構成される強誘電体キャパシタ部を有することを特徴とする。
【0044】
また、上記FRAM部のセルアレイは、図3(b)、図5(b)、図6(b)に示したように、シリコン基板の表層部に形成された電荷転送用の1個のMOSトランジスタと情報記憶用の1個の強誘電体キャパシタとが直列接続された構成を単位セルとし、複数個の単位セルが平面的にみて行列状に配列されており、各素子領域(活性化領域)SDG間には素子間分離領域用の酸化膜11が形成されている。
【0045】
本例では、上記各列の素子領域SDGは1列毎に素子領域SDGの1つ分の長さ(1ピッチ)ずつ位置が偏移しており、各素子領域SDGが全体として市松状の配置(正格子に対してジグザグ状の配置)で形成されているが、このような配置に限らず、各素子領域SDGが全体として正格子状の配置で形成されてもよい。
【0046】
上記各素子領域SDGは、中央部から一端側の領域に第1のMOSトランジスタを構成する第1のドレイン・チャネル・ソース領域が直線方向に形成されており、上記中央部から他端側の領域に第2のMOSトランジスタを構成する第2のドレイン・チャネル・ソース領域が直線方向に形成されており、上記中央部は上記第1、第2のMOSトランジスタに共通のドレイン領域となっている。
【0047】
そして、上記MOSトランジスタのチャネル領域上にゲート酸化膜13を介してゲート電極部Gが形成され、同一行の複数個のMOSトランジスタのゲート電極部Gは連続的に連なってワード線WLとして形成され、ワード線WL群は互いに平行に形成されている。また、ワード線WL群は、前記素子領域SDGの配列方向に直交する方向に形成されている。
【0048】
さらに、上層の第1層間絶縁膜17には前記ワード線WL群の形成方向とそれぞれ直交する方向にビット線BL群が埋め込み形成されている。
【0049】
この場合、上記第1層間絶縁膜17には、素子領域SDGの各中央部の不純物拡散領域(ドレイン領域、本例のNチャネル型MOSトランジスタではn型)上に対応してビット線コンタクトプラグが開口されており、前記第1層間絶縁膜17に設けた溝内で上記ビット線コンタクトプラグ上を通るようにビット線BLが形成されており、各ビット線BLは上記ビット線コンタクトプラグコンタクトを介してそれぞれ同一列の複数個の素子領域SDGの各ドレイン領域にコンタクトしている。
【0050】
また、前記第1層間絶縁膜17には、素子領域SDGの各一端部の不純物拡散領域(ソース領域、本例のNチャネル型MOSトランジスタではn型)の上に対応して第1のキャパシタコンタクトプラグ31が形成されている。
【0051】
そして、前記ビット線BLの上面および前記第1のキャパシタコンタクトプラグ31の上面の一部には、第2層間絶縁膜41およびSixNy膜(あるいはTiO2 膜)34が形成されている。上記第2層間絶縁膜41およびSixNy膜34には前記第1のキャパシタコンタクトプラグ31に連なる第2のキャパシタコンタクトプラグ42が形成されている。
【0052】
さらに、基板表面平坦化用の第3層間絶縁膜51が形成されており、この上には、単位セル毎にSDG領域のソース領域の上方を覆うようにスタック構造の強誘電体キャパシタ(下部電極52、強誘電体膜62、上部電極63)が形成されている。この場合、列方向に隣り合う複数の素子領域SDGは1ピッチずつ位置が偏移しているが、それぞれのソース領域およびその上方の下部電極52は列方向に一直線上に配列されており、それぞれの上部電極63は対応する下部電極52領域上に強誘電体膜62を介して前記ワード線WL群の形成方向と平行な方向に(つまり、ビット線BLに直交する方向に)連続的に形成され、キャパシタプレート線PLとなっている。
【0053】
次に、前記実施例1に示したようなCMPを用いた強誘電体キャパシタ部の形成工程を取り出し、その複数例を詳細に説明する。
【0054】
(強誘電体キャパシタ部の形成工程例1)(図10乃至図12)
まず、図10に示すように、シリコン基板1上に形成された表面が平坦な第1絶縁膜(酸化膜)2にRIEにより第1の溝2aを形成する。この後、前記第1の溝内に下部電極膜3を堆積して埋め込み、CMPを用いて表面を平坦化することにより下部電極3aを形成する。
【0055】
この後、図11に示すように、前記下部電極3aが埋め込まれて平坦化された第1絶縁膜2上に第2絶縁膜(酸化膜)4を堆積し、RIEにより第2の溝4aを形成する。この後、前記第2の溝内に強誘電体膜5および上部電極膜6を順次堆積して埋め込み、CMPを用いて表面を平坦化することによりキャパシタ絶縁膜5aおよび上部電極6aを形成する。
【0056】
図12は、上記したように形成された強誘電体キャパシタ部の平面パターンの一例を示している。即ち、複数個の強誘電体キャパシタ部の各下部電極3aが一直線上に配列されており、第2の溝およびそれに埋め込まれた強誘電体膜5aは、下部電極3aの幅より広い幅を有し、複数個の強誘電体キャパシタ部の各下部電極の上部を含む領域に共通に形成されており、上部電極6aは、複数個の強誘電体キャパシタ部の各下部電極3aの上方でその配列方向に連続的に形成されている。
【0057】
上記した形成工程例1により形成された強誘電体キャパシタ部によれば、下部電極3aの面積を正確に形成でき、この下部電極3aの面積でキャパシタの面積を正確に決定することが形成できる。
【0058】
(強誘電体キャパシタ部の形成工程例2)(図13乃至図15)
まず、図13に示すように、シリコン基板1上に形成された表面が平坦な第1絶縁膜(酸化膜)2にRIEにより第1の溝2aを形成する。この後、前記第1の溝内に下部電極膜3および強誘電体膜5を堆積して埋め込み、CMPを用いて表面を平坦化することにより下部電極3bおよびキャパシタ絶縁膜5bを形成する。
【0059】
この後、図14に示すように、前記下部電極3bおよびキャパシタ絶縁膜5bが埋め込まれて平坦化された第1絶縁膜2上に第2絶縁膜(酸化膜)4を堆積し、RIEにより第2の溝4aを形成する。この後、前記第2の溝内に上部電極膜6を堆積して埋め込み、CMPを用いて表面を平坦化することにより上部電極6bを形成する。
【0060】
図15は、上記したように形成された強誘電体キャパシタ部の平面パターンの一例を示している。即ち、第1の溝に埋め込まれた複数個の強誘電体キャパシタ部の各下部電極3bおよび各キャパシタ絶縁膜5bが各セル毎に独立に形成されるとともに一直線上に配列されている。そして、第2の溝およびそれに埋め込まれた上部電極66は、各キャパシタ絶縁膜5bより小さい面積を有するとともに各キャパシタ絶縁膜5bに個別に対応して形成されている。さらに各上部電極6bは、電極取り出し用配線8により接続される。
【0061】
上記した形成工程例2により形成された強誘電体キャパシタ部によれば、上部電極6bの面積を正確に形成でき、この上部電極6bの面積でキャパシタの面積を正確に決定することが形成できる。
【0062】
(強誘電体キャパシタ部の形成工程例3)(図16乃至図19)
まず、図16に示すように、シリコン基板1上に形成された表面が平坦な第1絶縁膜(酸化膜)2にRIEにより第1の溝2aを形成する。この後、前記第1の溝内に下部電極膜3を堆積して埋め込み、CMPを用いて表面を平坦化することにより下部電極3cを形成する。
【0063】
この後、図17に示すように、前記下部電極が埋め込まれて平坦化された第1絶縁膜2上に第2絶縁膜(酸化膜)4を堆積し、RIEにより第2の溝4aを形成する。この後、前記第2の溝内に強誘電体膜5を堆積して埋め込み、CMPを用いて表面を平坦化することによりキャパシタ絶縁膜5cを形成する。
【0064】
この後、図18に示すように、前記キャパシタ絶縁膜5cが埋め込まれて平坦化された第2絶縁膜4上に第3絶縁膜(酸化膜)7を堆積し、RIEにより第3の溝7aを形成する。この後、前記第3の溝内に上部電極膜6を堆積して埋め込み、CMPを用いて表面を平坦化することにより上部電極6cを形成する。
【0065】
図19は、上記したように形成された強誘電体キャパシタ部の平面パターンの一例を示している。即ち、複数個の強誘電体キャパシタ部の各下部電極3cが一直線上に配列されており、第2の溝およびそれに埋め込まれた強誘電体膜5cは、下部電極3cより大きい面積を有するとともに各下部電極3cに個別に対応して形成されており、第3の溝およびそれに埋め込まれた上部電極6cは、複数個の強誘電体キャパシタ部の各下部電極3cの上方でその配列方向に連続的に形成されている。
【0066】
上記した形成工程例3により形成された強誘電体キャパシタ部によれば、下部電極3cの面積を正確に形成でき、この下部電極3cの面積でキャパシタの面積を正確に決定することが形成できる。
【0067】
なお、前記したような強誘電体キャパシタ部の形成工程例1、2、3とは別の形成工程として、図示しないが、表面が平坦化された下地絶縁膜に強誘電体キャパシタ埋め込み用の溝を形成し、この溝内に下部電極膜、強誘電体膜、上部電極膜を一括して順次埋め込んだ後にCMPを用いて表面を平坦化することにより強誘電体キャパシタ部を形成する方法があるが、この方法は、上部電極の面積の制御が困難であり、強誘電体キャパシタの容量のばらつきが大きくなる。
【0068】
換言すれば、集積度がより高いLSIでは、CMPを用いた強誘電体キャパシタ部の形成方法の中でも、前記強誘電体キャパシタ部の形成工程例1〜3が特に適している。
【0069】
(実施例2)(図8)
実施例2の製造工程は、実施例1の強誘電体キャパシタ部の形成工程として前記形成工程例1に代えて形成工程例2を採用したものであり、それにより製造されたLSIの一部の断面構造の一例を図8に示している。
【0070】
図8において、52bは下部電極、62bは強誘電体膜、63bは上部電極であり、その他の図7中と同一部分には同一符号を付している。
【0071】
(実施例3)(図9)
実施例3の製造工程は、実施例1の強誘電体キャパシタ部の形成工程として前記形成工程例1に代えて形成工程例3を採用したものであり、それにより製造されたLSIの一部の断面構造の一例を図9に示している。
【0072】
図9において、52cは下部電極、62cは強誘電体膜、63cは上部電極、65は絶縁膜であり、その他の図7中と同一部分には同一符号を付している。
【0073】
(第2の実施の形態)(実施例4〜実施例6)
第2の実施の形態は、強誘電体メモリセルの強誘電体キャパシタ部の上方部にビット線を形成する製造工程であり、以下、実施例4〜実施例6を説明する。
【0074】
(実施例4)(図20乃至図24)
図20乃至図24は、前記第1の実施の形態で述べた強誘電体キャパシタ部の形成工程1と同様の工程を採用した場合の工程順におけるLSIの断面構造および平面パターンを示している。
【0075】
まず、図20に示すように、フィールド酸化膜11、スイッチングMOSトランジスタ12a、12b、ゲート電極表面絶縁膜15を形成した後、第1層間絶縁膜17(例えばBPSG)を形成し、CMPにより、前記第1層間絶縁膜17の表面を平坦化する。この後、キャパシタ用コンタクトホール22および上部ビット線用のコンタクトホール22aを形成する。
【0076】
次に、図21(a)に示すように、バリアメタルとしてTi、TiNを蒸着後、CVD法を用いてW膜を堆積し、前記コンタクトホールに埋め込み、コンタクトプラグ31、32aを形成する。この後、エッチバックあるいはCMPを行い、第1層間絶縁膜17の表面を露出させる。
【0077】
次に、前記平坦化された表面に絶縁膜としてSixNy膜(あるいはTiO2 膜)34を堆積させておく。このSixNy膜34は、この後のキャパシタ形成工程で用いる酸素処理の際の酸素に対するバリア膜となり、下地トランジスタを酸素から保護する役目を有する。
【0078】
なお、図21(b)は、図21(a)中のFRAM部のセルアレイの一部を透視した平面パターンを示しており、
SDGはMOSトランジスタ12aのソース・ドレイン・ゲート領域、WLはワード線、31cはキャパシタコンタクトプラグ、32aは第1のビット線コンタクトプラグである。
【0079】
次に、図22(a)に示すように、前記平坦化されたSixNy膜34上に第2層間絶縁膜41を形成した後、キャパシタ下部電極形成予定領域にキャパシタ下部電極形成用の溝を形成するとともに第1のビット線コンタクトプラグのコンタクト部用の溝および混載デバイスの第1層配線用の溝を形成し、下部電極膜としてTi/Ptを堆積させる。この後、CMPにより前記第2層間絶縁膜41の表面を露出させることにより、前記溝内にキャパシタ下部電極42が残る。この際、キャパシタ下部電極42の形成と同時に、第1のビット線コンタクトプラグのコンタクト部42aおよび隣接する混載デバイスの第1層配線43を形成することができる。これにより、従来に比べて配線形成の工程数を削減できる。
【0080】
なお、図22(b)は、図22(a)中のFRAM部のセルアレイの一部を透視した平面パターンを示しており、図21(b)に示した平面パターンと比べて、キャパシタ下部電極42および第1のビット線コンタクトプラグのコンタクト部42aが付加されており、その他は同じである。
【0081】
次に、図23(a)に示すように、前記平坦化された第2層間絶縁膜41上に第3層間絶縁膜51を形成する。この後、前記第3層間絶縁膜51の前記キャパシタ下部電極42上に対応する部分に強誘電体膜・キャパシタ上部電極用の第2の溝を形成する。この後、スパッタ法によりPZT膜、上部電極用のPt膜を順次堆積し、CMPを用いて第3層間絶縁膜51の表面を露出させることにより、前記溝内にキャパシタ絶縁膜52およびキャパシタ上部電極53が残る。この後、850℃でのRTAを行い、前記PZTを結晶化する。
【0082】
この後、前記平坦化された第3間絶縁膜51の表面に、絶縁膜としてSixNy膜(あるいはTiO2 膜)54を堆積させておく。このSixNy膜54は、この後のプラグ埋め込み工程プロセス中に生じる水素のバリア膜となり、強誘電体キャパシタを保護する役目を有する。
【0083】
なお、図23(b)は、図23(a)中のFRAM部の一部を透視した平面パターンを示しており、図22(b)に示した平面パターンと比べて、キャパシタ絶縁膜52およびキャパシタ上部電極53が付加されており、その他は同じである。
【0084】
次に、図24(a)に示すように、前記SixNy膜54上に第4層間絶縁膜71を形成し、この絶縁膜71、前記SixNy膜54および第3層間絶縁膜51の前記第1のビット線コンタクトプラグのコンタクト部42a上に対応する部分にコンタクトホールを形成する。この後、バリアメタルとしてTi、TiNを蒸着した後、CVD法を用いてW膜を堆積し、前記コンタクトホールに埋め込み、第2のビット線コンタクトプラグ63を形成する。この後、エッチバックあるいはCMPを行い、第4層間絶縁膜71の表面を露出させる。
【0085】
次に、前記平坦化された第4層間絶縁膜71上に、ビット線用のAl堆積、RIE加工を行ってビット線(BL)72を形成する。この際、Al配線72の形成と同時に、隣接する混載デバイスの第2層配線73を形成することができる。これにより、従来に比べて配線形成の工程数を削減できる。
【0086】
なお、図24(b)は、図24(a)中のFRAM部の一部を透視した平面パターンを示しており、図23(b)に示した平面パターンと比べて、ビット線72が付加されており、その他は同じである。
【0087】
上記実施例4の工程によれば、CMPを用いて強誘電体キャパシタおよび配線を形成することにより、従来のRIEを用いる場合に比べてキャパシタ加工を容易化することができる。
【0088】
また、キャパシタ部の下部電極の形成時に隣接する他のデバイスの配線層も形成することにより工程数を減じさせることができ、しかも強誘電体メモリ部と他のデバイスとの段差は減じ、デバイス相互間の配線形成が容易になることは明白である。
【0089】
なお、第2の実施の形態においても、強誘電体キャパシタ部の形成に際して前記第1の実施の形態で述べた強誘電体キャパシタ部の形成工程例2、3と同様の工程を採用することが可能である。
【0090】
(実施例5)(図25)
前記第1の実施の形態で述べた強誘電体キャパシタ部の形成工程2と同様の工程を採用した場合以外は実施例4と全く同様に製造したLSIについて、強誘電体キャパシタ部の断面構造を図25に示している。
【0091】
図25において、42bは下部電極、52bは強誘電体膜、53bは上部電極であり、その他の図24中と同一部分には同一符号を付している。
【0092】
(実施例6)(図26)
前記第1の実施の形態で述べた強誘電体キャパシタ部の形成工程3と同様の工程を採用した場合以外は実施例4と全く同様に製造したLSIについて、強誘電体キャパシタ部の断面構造を図26に示している。
【0093】
図26において、42cは下部電極、52cは強誘電体膜、53cは上部電極、61は絶縁膜であり、その他の図24中と同一部分には同一符号を付している。
【0094】
(第3の実施の形態)(実施例7〜実施例9)
第3の実施の形態は、強誘電体キャパシタの下部あるいは上部電極と同一配線層にビット線を形成する場合の製造工程であり、以下、実施例7〜実施例9を説明する。
【0095】
(実施例7)(図27乃至図31)
図27乃至図31は、前記第1の実施の形態で述べた強誘電体キャパシタ部の形成工程1と同様の工程を採用した場合の工程順におけるLSIの断面構造および平面パターンを示している。
【0096】
まず、図27に示すように、フィールド酸化膜11、スイッチングMOSトランジスタ12a、12b、ゲート電極保護膜15を形成した後、第1層間絶縁膜17(例えばBPSG)を形成し、CMPにより、前記第1層間絶縁膜17の表面を平坦化する。この後、キャパシタ下部電極用のコンタクトホール22、上部ビット線用のコンタクトホール22aを形成する。
【0097】
次に、図28(a)に示すように、バリアメタルとしてTi、TiNを蒸着後、CVD法を用いてW膜を堆積し、前記コンタクトホールに埋め込み、キャパシタコンタクトプラグ31、ビット線コンタクトプラグ32aを形成する。この後、エッチバックあるいはCMPを行い、第1層間絶縁膜17の表面を露出させる。
【0098】
この後、前記平坦化された第1層間絶縁膜17の表面に絶縁膜としてSixNy膜(あるいはTiO2 膜)34を堆積させておく。このSixNy膜34は、この後のキャパシタ形成工程で用いる酸素処理の際の酸素に対するバリア膜となり、下地トランジスタを酸素から保護する役目を有する。
【0099】
なお、図28(b)は、図28(a)中のFRAM部のセルアレイの一部を透視した平面パターンを示しており、SDGはMOSトランジスタ12aのソース・ドレイン・ゲート領域、WLはワード線、31cはキャパシタプラグの31コンタクト部、32cはビット線コンタクトプラグである。
【0100】
次に、図29(a)に示すように、前記SixNy膜34上に第2層間絶縁膜41を形成した後、キャパシタ下部電極形成予定領域・ビット線形成予定領域にそれぞれ溝(図示せず)を形成し、下部電極膜としてTi/Ptを堆積させる。この後、CMPにより前記第2層間絶縁膜41の表面を露出させることにより、前記溝内にキャパシタ下部電極42が残るとともにビット線(図示せず)が残る。
【0101】
この際、前記キャパシタ下部電極42の形成と同時に、隣接する混載デバイスの第1層配線43を形成することができる。これにより、従来に比べて配線形成の工程数を削減できる。
【0102】
なお、図29(b)は、図29(a)中のFRAM部のセルアレイの一部を透視した平面パターンを示しており、図28(b)に示した平面パターンと比べて、キャパシタ下部電極42およびビット線BLが付加されており、その他は同じである。
【0103】
次に、図30(a)に示すように、前記平坦化された第2層間絶縁膜41上に第3層間絶縁膜51を形成する。この後、前記第3層間絶縁膜51の前記キャパシタ下部電極42上に対応する部分に強誘電体膜・キャパシタ上部電極用の第2の溝を形成する。この後、スパッタ法によりPZT膜、上部電極用のPt膜を順次堆積し、CMPを用いて第3層間絶縁膜51の表面を露出させることにより、前記溝内にキャパシタ絶縁膜52が残るとともにキャパシタ上部電極53が残る。この後、850℃でのRTAを行い、前記PZTを結晶化する。
【0104】
次に、前記平坦化された第3層間絶縁膜51の表面に、絶縁膜として水素基を含まないSixNy膜(あるいはTiO2 膜)54をスパッタ法により堆積させておく。このSixNy膜54は、この後のプラグ埋め込み工程で用いる水素処理の際の水素に対するバリア膜となり、強誘電体キャパシタを水素から保護する役目を有する。
【0105】
なお、図30(b)は、図30(a)中のFRAM部のセルアレイの一部を透視した平面パターンを示しており、図29(b)に示した平面パターンと比べて、キャパシタ絶縁膜52およびキャパシタ上部電極53(キャパシタプレート線PL)が付加されており、その他は同じである。
【0106】
次に、図31に示すように、前記SixNy膜54上に第4層間絶縁膜71を形成した後に平坦化する。次に、前記平坦化された第4層間絶縁膜71上に、上部配線用のAl堆積、RIE加工を行って上部配線(Al配線)72を形成する。この際、上記Al配線72の形成と同時に、隣接する混載デバイスの第2層配線73を形成することができる。これにより、従来に比べて配線形成の工程数を削減できる。
【0107】
上記実施例7の工程によれば、CMPを用いて強誘電体キャパシタおよび配線を形成することにより、従来のRIEを用いる場合に比べてキャパシタ加工を容易化することができる。
【0108】
また、キャパシタ部の下部電極の形成時に隣接する他のデバイスの配線層も形成することにより工程数を減じさせることができ、しかも強誘電体メモリ部と他のデバイスとの段差は減じ、相互デバイス上の平坦化が可能になり、微細配線の形成が容易になることは明白である。
【0109】
(実施例8)(図32)
前記第1の実施の形態で述べた強誘電体キャパシタ部の形成工程2と同様の工程を採用した場合以外は実施例7と全く同様に製造したLSIについて、強誘電体キャパシタ部の断面構造を図32に示している。
【0110】
図32において、42bは下部電極、52bは強誘電体膜、53bは上部電極であり、その他の図31中と同一部分には同一符号を付している。
【0111】
(実施例9)(図33)
前記第1の実施の形態で述べた強誘電体キャパシタ部の形成工程3と同様の工程を採用した場合以外は実施例7と全く同様に製造したLSIについて、強誘電体キャパシタ部の断面構造を図33に示している。
【0112】
図33において、42cは下部電極、52cは強誘電体膜、53cは上部電極、61は絶縁膜であり、その他の図31中と同一部分には同一符号を付している。
【0113】
なお、前記第1〜第3の実施の形態において、前記各実施例1〜9に示したSixNy膜(あるいはTiO2 膜)を用いない場合には、CVD法によるWの埋め込みを用いてコンタクトプラグを形成すると、プロセス中に生じる水素によって強誘電体膜を用いたキャパシタが劣化する。
【0114】
そこで、このような場合には、CVD法によるWの埋め込みに代えてAlリフロー法を用いてコンタクトプラグを形成するとよい。上記Alリフロー法とは、Ar雰囲気中で基板温度を400℃〜470℃に設定して高周波マグネトロンスパッタによりAlを堆積する方法(Alを高温で溶解し泳動的にビアを埋め込むAlリフロー法)であり、プロセス中に水素を含まないので、強誘電体キャパシタ膜に対するダメージが少ない。
【0115】
ところで、前記各実施例1〜9では、強誘電体キャパシタの上部電極あるいは下部電極の材料としてPtを採用した。その理由は、Ptは、高融点金属であり、かつ、酸化されない金属であるからであり、強誘電体特性に関しても強誘電体キャパシタに適している。
【0116】
他に、強誘電体キャパシタに適する材料としては、前記Ptのほか、Ir、IrOx、Ru、RuOx、Re、ReOx、それらの化合物などの貴金属あるいは導電性酸化物が挙げられる。
【0117】
ここで、Ptの比抵抗は9.81Ωm(Irの比抵抗は4.81Ωm)であり、従来のLSIに用いられているAlの比抵抗2.50Ωm、現在実用化の検討が進んでいるCuの比抵抗1.55Ωmと比較すると、4〜6倍位高い。即ち、他の混載デバイスの配線を強誘電体キャパシタの電極に従来用いられているPtあるいはIrで形成しようとすると、配線抵抗が大きくなり、素子の高速動作が制限されてしまう。そこで、強誘電体キャパシタの電極にAl、Cuのような低抵抗の材質のものを用いることも考えられる。
【0118】
しかし、強誘電体キャパシタを形成するためには、少なくとも600℃以上の熱処理が必要なため、この温度以下の融点を有する元素は適さない。何故なら、強誘電体キャパシタの形成時に融解が生じてしまうためである。強誘電体膜を結晶化するのに必要な600℃以上の融点を有し、低抵抗の材料としては、Cu (融点1085℃)、W(融点3387℃)、Mo(融点2610℃)が挙げられる。但し、強誘電体キャパシタの上部電極に関しては、強誘電体膜の形成後に形成するので、Cu、W、Mo等の材質のほか、Al材料を採用することが可能になる。
【0119】
一方で、前述したように強誘電体膜に直接に接触する電極に関しては、酸化されないPt、あるいは酸化されても低抵抗のIr、IrOx、Ru、RuOx、Re、ReOxやそれらの化合物が適するので、電極構造としては以下のような低抵抗の構造のものが適する。
【0120】
即ち、強誘電体キャパシタの電極材料を用いて低抵抗の配線を形成するには、上部電極として(Cu/Ti/TiN/Pt)、強誘電体膜としてPZT、下部電極として(Pt/TiN/Ti/Cu)が考えられる。ここで、Ti/TiNはCu電極の酸化に対するバリアメタルである。
【0121】
また、上部電極として低抵抗メタル(Cu、W、Mo、Rhなど)/バリアメタル(Ti/TiN、W/WNなど)/貴金属(Pt、Ir、Ru、Reおよびその酸化物、あるいはこれらを少なくとも1つ有する化合物)の層構造、下部電極として貴金属(Pt、Ir、Ru、Reおよびその酸化物、あるいはこれらを少なくとも1つ有する化合物)/バリアメタル(Ti/TiN、W/WNなど)/低抵抗かつ高融点のメタル(Al、Cu、W、Mo、Rhなど)の層構造が考えられる。
【0122】
上記したような電極構造を採用することにより、強誘電体キャパシタの電極材料を用いた配線を低抵抗で実現でき、素子の高速特性の制限を回避することができる。
【0123】
なお、本発明においては、強誘電体キャパシタにおいても、前記PZT以外にPLZT(Pb1−y Lay Zr1−x Tix O3 )、BIT(Bi4 Ti3 O12)等のペロブスカイト構造を含む酸化物あるいはそれらの一部を置換元素に置換した酸化物のほか、ストロンチウム・ビスマス・タンタル(SBT;SrBi2 Ta2 O9 )等のビスマス層状化合物を用いることができる。
【0124】
【発明の効果】
上述したように本発明によれば、高集積化および他のデバイスとの混載を容易ならしめ、電極加工が容易で強誘電体キャパシタにダメージが入らない構造を有する半導体集積回路およびその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るFRAMと他のデバイスとを混載したLSIの製造工程の実施例1に係る一部を示す断面図。
【図2】図1の工程に続く工程を示す断面図。
【図3】図2の工程に続く工程を示す断面図および平面図。
【図4】図3の工程に続く工程を示す断面図。
【図5】図4の工程に続く工程を示す断面図および平面図。
【図6】図5の工程に続く工程を示す断面図および平面図。
【図7】図6の工程に続く工程を示す断面図。
【図8】本発明の第1の実施の形態に係るLSIの製造工程の実施例2に係る一部を示す断面図。
【図9】本発明の第1の実施の形態に係るLSIの製造工程の実施例3に係る一部を示す断面図。
【図10】本発明のLSIの製造工程におけるCMPを用いた強誘電体キャパシタ部の形成工程例1の一部を示す断面図。
【図11】図10の工程に続く工程を示す断面図。
【図12】図10、図11の工程により形成された強誘電体キャパシタ部を示す平面図。
【図13】本発明のLSIの製造工程におけるCMPを用いた強誘電体キャパシタ部の形成工程例2の一部を示す断面図。
【図14】図13の工程に続く工程を示す断面図。
【図15】図13、図14の工程により形成された強誘電体キャパシタ部を示す斜視図。
【図16】本発明のLSIの製造工程におけるCMPを用いた強誘電体キャパシタ部の形成工程例3の一部を示す断面図。
【図17】図16の工程に続く工程を示す断面図。
【図18】図17の工程に続く工程を示す断面図。
【図19】図16乃至図18の工程により形成された強誘電体キャパシタ部を示す平面図。
【図20】本発明の第2の実施の形態に係るFRAMと他のデバイスとを混載したLSIの製造工程の実施例4に係る一部を示す断面図。
【図21】図20の工程に続く工程を示す断面図および平面図。
【図22】図21の工程に続く工程を示す断面図および平面図。
【図23】図22の工程に続く工程を示す断面図および平面図。
【図24】図23の工程に続く工程を示す断面図。
【図25】本発明の第2の実施の形態に係るLSIの製造工程の実施例5に係る一部を示す断面図。
【図26】本発明の第2の実施の形態に係るLSIの製造工程の実施例6に係る一部を示す断面図。
【図27】本発明の第3の実施の形態に係るFRAMと他のデバイスとを混載したLSIの製造工程の実施例7に係る一部を示す断面図。
【図28】図27の工程に続く工程を示す断面図および平面図。
【図29】図28の工程に続く工程を示す断面図および平面図。
【図30】図29の工程に続く工程を示す断面図および平面図。
【図31】図30の工程に続く工程を示す断面図。
【図32】本発明の第3の実施の形態に係るLSIの製造工程の実施例8に係る一部を示す断面図。
【図33】本発明の第3の実施の形態に係るLSIの製造工程の実施例9に係る一部を示す断面図。
【図34】キャパシタPt電極をRIE加工した時の図。
【図35】強誘電体メモリ部と混載デバイスの段差を説明する図。
【符号の説明】
2…第1絶縁膜、
3a…第1の電極、
4…第2絶縁膜、
5a…強誘電体膜、
6a…第2の電極。
Claims (14)
- 半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜に掘られた第1の溝に埋め込まれた後に表面が平坦化された第1の電極と、
前記第1の溝に第1の電極が埋め込まれた状態の前記第1絶縁膜上に堆積された第2絶縁膜と、
前記第1の電極の上部に対応して前記第2絶縁膜に掘られた第2の溝内に順次堆積された後に表面が平坦化された強誘電体膜および第2の電極とを具備し、
前記第1の電極、強誘電体膜、第2の電極で構成される強誘電体キャパシタ部を有することを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
複数個の強誘電体キャパシタ部の各第1の電極が一直線上に配列されており、前記第2の溝およびそれに埋め込まれた強誘電体膜は、前記第1の電極の幅より広い幅を有し、前記複数個の強誘電体キャパシタ部の各第1の電極の上部を含む領域に共通に形成されており、前記第2の電極は、前記複数個の強誘電体キャパシタ部の各第1の電極の上方でその配列方向に連続的に形成されていることを特徴とする半導体集積回路。 - 半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜に掘られた第1の溝内に順次堆積された後に表面が平坦化された第1の電極および強誘電体膜と、
前記第1の溝に第1の電極および強誘電体膜が埋め込まれた状態の前記第1絶縁膜上に堆積された第2絶縁膜と、
前記強誘電体膜の上部に対応して前記第2絶縁膜に掘られた第2の溝に埋め込まれた後に表面が平坦化された第2の電極とを具備し、
前記第1の電極、強誘電体膜、第2の電極で構成される強誘電体キャパシタ部を有することを特徴とする半導体集積回路。 - 請求項3記載の半導体集積回路において、
複数個の強誘電体キャパシタ部の各第1の電極および強誘電体膜は一直線上に配列されており、前記第2の溝およびそれに埋め込まれた各第2の電極は、前記キャパシタ絶縁膜より小さい面積を有し、前記キャパシタ絶縁膜に個別に対応して形成されており、前記各第2の電極は電極取り出し用配線により接続されることを特徴とする半導体集積回路。 - 半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜に掘られた第1の溝内に堆積された後に表面が平坦化された第1の電極と、
前記第1の溝に第1の電極が埋め込まれた状態の前記第1絶縁膜上に堆積された第2絶縁膜と、
前記第1の電極の上部に対応して前記第2絶縁膜に掘られた第2の溝内に堆積された後に表面が平坦化された強誘電体膜と、
前記第2の溝に強誘電体膜が埋め込まれた状態の前記第2絶縁膜上に堆積された第3絶縁膜と、
前記強誘電体膜の上部に対応して前記第3絶縁膜に掘られた第3の溝内に堆積された後に表面が平坦化された第2の電極とを具備し、
前記第1の電極、強誘電体膜、第2の電極で強誘電体キャパシタ部が構成され、
複数個の強誘電体キャパシタ部の各第1の電極が一直線上に配列されており、前記第2の溝およびそれに埋め込まれた強誘電体膜は、前記第1の電極より大きい面積を有し、前記各第1の電極に個別に対応して形成されており、前記第3の溝およびそれに埋め込まれた第2の電極は、前記複数個の強誘電体キャパシタ部の各第1の電極の上方でその配列方向に連続的に形成されていることを特徴とする半導体集積回路。 - 請求項1乃至5のいずれか1項に記載の半導体集積回路において、
前記強誘電体キャパシタ部の上層あるいは下層に窒化シリコン膜および酸化チタン膜の一方が設けられていることを特徴とする半導体集積回路。 - 請求項1乃至6のいずれか1項に記載の半導体集積回路において、
前記強誘電体キャパシタ部を含む強誘電体メモリと同一半導体チップ上に混載され、前記第1の電極、第2の電極の少なくとも一方と同時に形成された金属配線を含む少なくとも2層以上の多層配線構造を有する他のデバイスをさらに具備することを特徴とする半導体集積回路。 - 請求項7記載の半導体集積回路において、
前記強誘電体メモリのビット線は、前記強誘電体キャパシタ部の下方あるいは上方に位置することを特徴とする半導体集積回路。 - 請求項7記載の半導体集積回路において、
前記強誘電体メモリのビット線は、前記強誘電体キャパシタ部の第1の電極あるいは第2の電極と同一配線層に位置することを特徴とする半導体集積回路。 - 半導体基板上に表面が平坦化された第1絶縁膜を形成する工程と、
前記第1絶縁膜に第1の溝を掘る工程と、
前記第1絶縁膜を含む半導体基板上に第1の電極膜を堆積した後に表面を平坦化することにより、前記第1の溝に第1の電極を埋め込み形成する工程と、
前記第1の電極が埋め込まれた第1絶縁膜上に第2絶縁膜を堆積する工程と、
前記第1の電極の上部に対応して前記第2絶縁膜に第2の溝を掘る工程と、
前記第2絶縁膜を含む半導体基板上に強誘電体膜および第2の電極膜を順次堆積した後に表面を平坦化することにより、前記第2の溝に強誘電体膜および第2の電極を埋め込み形成する工程とを具備し、
前記第1の電極、強誘電体膜、第2の電極で強誘電体メモリセルの強誘電体キャパシタ部を形成することを特徴とする半導体集積回路の製造方法。 - 半導体基板上に表面が平坦化された第1絶縁膜を形成する工程と、
前記第1絶縁膜に第1の溝を掘る工程と、
前記第1絶縁膜を含む半導体基板上に第1の電極膜および強誘電体膜を順次堆積した後に表面を平坦化することにより、前記第1の溝に第1の電極および強誘電体膜を埋め込み形成する工程と、
前記第1の電極が埋め込まれた第1絶縁膜上に第2絶縁膜を堆積する工程と、
前記強誘電体膜の上部に対応して前記第2絶縁膜に第2の溝を掘る工程と、
前記第2絶縁膜を含む半導体基板上に第2の電極膜を堆積した後に表面を平坦化することにより、前記第2の溝に第2の電極を埋め込み形成する工程とを具備し、
前記第1の電極、強誘電体膜、第2の電極で強誘電体メモリセルの強誘電体キャパシタ部を形成することを特徴とする半導体集積回路の製造方法。 - 請求項10又は11記載の半導体集積回路の製造方法において、
前記強誘電体キャパシタ部を含む強誘電体メモリと同一半導体チップ上に少なくとも2層以上の多層配線構造を有する他のデバイスを混載する際、前記多層配線の一部をなす金属配線を前記第1の電極、第2の電極の少なくとも一方の形成と同時に形成することを特徴とする半導体集積回路の製造方法。 - 請求項12記載の半導体集積回路の製造方法において、
前記強誘電体メモリのビット線を前記強誘電体キャパシタ部の下方あるいは上方に配置することを特徴とする半導体集積回路の製造方法。 - 請求項12記載の半導体集積回路の製造方法において、
前記強誘電体メモリのビット線を前記強誘電体キャパシタ部の第1の電極あるいは第2の電極と同一配線層に配置することを特徴とする半導体集積回路の製造方法。
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