JP2003264235A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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layer electrode
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Abstract

(57)【要約】 【課題】 ＭＩＭキャパシタの下層電極の下面にＣｕ配
線構造を接続させ、Ｃｕ配線を介して下層電極に電荷を
供給する構成とするとともに、層間絶縁膜等の酸化膜へ
のＣｕ拡散を防止し得る配線機能の信頼性が維持可能な
半導体装置を提供する。 【解決手段】 一又は複数の配線３４ａ〜ｅと、配線３
４ａ〜ｅの上面と接続されて成る下層電極３８と、上層
電極４０とが容量結合して成るＭＩＭキャパシタとを有
し、下層電極３８が配線３４ａ〜ｅの材料の拡散を防止
する材料から成るとともに、配線３４ａ〜ｅを内包す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＩＭキャパシタ
に例えばＣｕ多層配線構造を適用した半導体装置及びそ
の製造方法に関し、特に、低抵抗化による高周波回路に
おけるＱ値向上及びＣｕ多層配線構造からのＣｕ拡散の
防止に考慮したものである。
【０００２】
【従来の技術】一般に移動体通信分野等に用いられる高
周波アナログ集積回路では、高い周波数信号を扱うため
に高速動作する能動素子は勿論のこと、抵抗、キャパシ
タ等の受動素子が必要とされる。このような集積回路で
は動作スピードの向上や低消費電力化などを達成するた
め、寄生抵抗、寄生容量の削減が必須である。なかでも
キャパシタ素子においては、従来のＭＯＳ型キャパシタ
に対し、寄生抵抗、寄生容量が著しく小さいＭＩＭ（Me
tal-Insulator-Metal）キャパシタが一般的に用いられ
るようになりつつある。
【０００３】同様に、寄生抵抗、寄生容量の削減の観点
からＣｕ配線を集積回路に適用することが検討されてい
る。このＣｕ配線の一部を上記ＭＩＭキャパシタの電極
としても用いることが最も望ましいが、通常のＣｕ配線
構造の製造工程では、配線溝にＣｕの埋め込みを行った
後、ＣＭＰ法による表面の平坦化により余剰膜の除去が
行われる。最適なデバイス性能を得るためには配線溝内
のＣｕの研磨を最小限に抑え、且つ表面の平坦化を均一
に行う必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら、配線溝
内には酸化膜へのＣｕ拡散防止のためのバリアメタルが
さらに形成されており、ＴａＮ等の硬い材質のバリアメ
タル層と柔らかい材質のＣｕ層の研磨率が大きく異なる
ため、ＣＰＭプロセスによりＣｕ層表面に凹みが生じ
る、いわゆるディッシングの問題が懸念されている。
【０００５】このディッシングの問題は、キャパシタの
電極部のように広い表面積のＣｕ層を形成しようとする
ときには特に顕著となり、ＭＩＭキャパシタの電極部を
Ｃｕ膜で形成することは非常に困難であった。
【０００６】本発明は、上記問題点に鑑みてなされたも
のであり、ＭＩＭキャパシタの下層電極の下面にＣｕ配
線構造を接続させ、Ｃｕ配線を介して下層電極に電荷を
供給する構成とするとともに、層間絶縁膜等の酸化膜へ
のＣｕ拡散を防止し得る配線機能の信頼性が維持可能な
半導体装置及びその製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明者は、鋭意検討の
結果、以下に示す発明の諸態様に想到した。
【０００８】本発明は、一又は複数の配線と、当該配線
の条件と接続して成る下層電極と上層電極とが容量結合
して成るキャパシタとを有する半導体装置を対象とす
る。特に本発明では、当該下層電極が、当該配線の材料
の拡散を防止する材料から成るとともに、当該配線を内
包することを特徴とする。
【０００９】また、本発明は、一又は複数の配線を形成
する工程と、下層電極と上層電極とが容量結合してキャ
パシタを形成する工程とを含む半導体装置の製造方法を
対象とする。特に本発明では、当該下層電極が当該配線
の材料の拡散を防止する材料から成り、当該配線を内包
する領域で当該下層電極と当該配線の上面とを接続する
ことを特徴とする。
【００１０】
【発明の実施の形態】＜本発明の基本骨子＞本発明者
は、ＭＩＭキャパシタの低抵抗化を実現すべく、ＭＩＭ
キャパシタの下層電極をＣｕ等で成る低抵抗配線で裏打
ちし、下層電極をＣｕで形成した場合と略等価の低抵抗
化が図れるキャパシタ構造を想到した。
【００１１】また、このとき層間絶縁膜に多用されるシ
リコン酸化膜等の絶縁物は、Ｃｕ原子拡散を受け易いと
いった問題が懸念される。本発明者は下層電極に用いる
材料とＣｕ配線の裏打ち構造を工夫し、前記絶縁物への
Ｃｕ露出を防止して配線機能の維持を図った。即ち、チ
タンナイトライド（ＴｉＮ）等のＣｕ拡散防止機能を有
する導電膜を下層電極に用いて、その下層電極でＣｕ配
線表面を内包する裏打ち構成を想到した。これにより、
絶縁物のＣｕ露出部分を無くしつつＣｕ配線と下層電極
を接続させることが可能となる。
【００１２】尚、ここでいう「内包」とは、下層電極の
一部面領域が配線表面又はその上方の面領域を内包する
ことをいい、下層電極によってＣｕ配線を内包させるこ
とでＣｕ拡散防止に基づく配線機能の信頼性維持を果た
すことができる。また、上記の低抵抗化により、特に高
周波回路に適用した場合に大幅なＱ値向上を見込むこと
ができる。以下、本発明の実施形態を添付図面を参照し
ながら詳細に説明する。
【００１３】＜第１の実施形態＞先ず、本発明の第１の
実施形態について説明する。図１〜図１３は、第１の実
施形態に係る半導体装置の製造方法を工程順に示した概
略断面図である。
【００１４】−ＭＯＳトランジスタ構造の形成− 先ず、半導体基板上にＭＯＳトランジスタ構造を形成す
る。具体的には、図１に示すように、シリコン半導体基
板１上でＬＯＣＯＳ法やＳＴＩ法により素子分離を行
う。ここではＳＴＩ法等により、半導体基板１に形成さ
れた溝内を絶縁物で充填してなる素子分離膜１０を形成
し、素子活性領域を画定する。
【００１５】次に、半導体基板１上にＳｉＯ2又はＳｉ
ＯＮからなる薄いゲート絶縁膜２を形成した後、この上
に多結晶シリコン膜を形成し、多結晶シリコン膜及びゲ
ート絶縁膜２をパターニングして、半導体基板１上にゲ
ート絶縁膜２を介したゲート電極３を形成する。そし
て、ゲート電極３をマスクとしてゲート電極３の両側に
おける半導体基板１の表層に不純物をイオン注入してソ
ース／ドレイン４を形成し、ＭＯＳトランジスタ構造と
する。
【００１６】−Ｃｕ配線構造の形成− 続いて、Ｃｕ多層配線構造を形成する。このＣｕ多層配
線構造は、例えば図１に示すＭＯＳトランジスタ構造の
ソース／ドレイン４上にプラグを介して接続される。な
お説明の便宜上、以下の図２〜図１３では上記ＭＯＳト
ランジスタ構造の図示を省略する。
【００１７】先ず、図２（ａ）に示すように、タングス
テン（Ｗ）プラグ１１を一部に形成した層間絶縁膜１２
上にシリコン窒化膜１３、ＦＳＧ（fluoro-silicate gl
ass）膜１４及び反射防止膜１５を順次形成し、Ｗプラ
グ１１上で開口する第１配線溝１６をフォトリソグラフ
ィーにより加工する。
【００１８】続いて、図２（ｂ）に示すように、タンタ
ルナイトライド（ＴａＮ）からなるバリアメタル膜１７
及びシード金属膜としてのＣｕ膜１８をスパッタ装置に
より真空中で連続的に順次形成する。次に、図２（ｃ）
に示すように、バリアメタル膜１７を電極として、メッ
キ法により第１配線溝１６を埋め込むようにＣｕ膜１９
を形成する。
【００１９】続いて、図３（ａ）に示すように、ＦＳＧ
膜１４の表面が露出するまでＣＭＰ法により研磨し、第
１配線溝１６内に第１Ｃｕ配線２０を形成する。
【００２０】続いて、図３（ｂ）に示すように、第１Ｃ
ｕ配線２０の拡散バリア膜となるシリコン窒化膜２１、
酸化シリコンからなる層間絶縁膜２２、シリコン窒化膜
２３、酸化シリコンからなる層間絶縁膜２４及び反射防
止膜２５を順次形成する。
【００２１】続いて、図３（ｃ）に示すように、フォト
レジスト２６を塗布し、フォトリソグラフィーにより第
１Ｃｕ配線２０上方で複数の開口する開孔パターン２７
ａ〜ｅを形成する。
【００２２】続いて、図４（ａ）に示すように、フォト
レジスト２６をマスクとし、シリコン窒化膜２１をエッ
チングストッパーとして、反射防止膜２５〜層間絶縁膜
２２をドライエッチングして、開孔パターン２７ａ〜ｅ
に倣ったビアホール２８ａ〜ｅを形成する。そして、フ
ォトレジスト２５を灰化処理等により除去する。次に、
図４（ｂ）に示すように、ビアホール２８ａ〜ｅの下部
部位にレジスト等からなる保護材料２９を埋め込む。
【００２３】続いて、図５（ａ）に示すように、フォト
レジスト３０を塗布し、フォトリソグラフィーにより各
ビアホール２８ａ〜ｅ上で開口する第２配線溝パターン
３１ａ〜ｅを加工する。そして、フォトレジスト３０を
マスクとし、シリコン窒化膜２３をエッチングストッパ
ーとして、反射防止膜２５及び層間絶縁膜２４をドライ
エッチングする。これにより、第２配線溝パターン３１
ａ〜ｅに倣った第２配線溝３２ａ〜ｅが形成される。
【００２４】続いて、図５（ｂ）に示すように、フォト
レジスト３０及び保護材料２９を灰化処理等により除去
した後、ビアホール２８ａ〜ｅの底部に残るシリコン窒
化膜２３及び第２配線溝３２ａ〜ｅの底部に残るシリコ
ン窒化膜２１を全面ドライエッチングにより除去する。
これにより、第２配線溝３２ａ〜ｅとビアホール２８ａ
〜ｅが一体となる。
【００２５】続いて、図６（ａ）に示すように、ＴａＮ
からなるバリアメタル膜３２及びシード膜としてのＣｕ
膜（不図示）をスパッタ装置により真空中で連続的に順
次形成した後、バリアメタル膜３２を電極として、メッ
キ法により配線溝にＣｕ膜３３を形成する。
【００２６】続いて、図６（ｂ）に示すように、第２配
線溝３２ａ〜ｅ及びビアホール２８ａ〜ｅ内のみにＣｕ
膜３３が残るように、Ｃｕ膜３３、バリアメタル膜３２
及び反射防止膜２５を層間絶縁膜２４の表面が露出する
までＣＭＰ法により研磨した後、ウェット処理により洗
浄して第２Ｃｕ配線３４ａ〜ｅを形成する。以上により
第１Ｃｕ配線２０及び第２Ｃｕ配線３４ａ〜ｅよりなる
Ｃｕ多層配線構造が形成される。
【００２７】−容量形成− 次に、上記Ｃｕ多層配線構造上にＭＩＭキャパシタを形
成する。先ず、図７（ａ）に示すように、Ｃｕ拡散防止
機能を有するシリコン窒化膜３５及びシリコン酸化膜３
６を夫々７０ｎｍ、１００ｎｍ程度の膜厚で上記Ｃｕ多
層配線構造上に順次形成する。
【００２８】続いて、図７（ｂ）に示すように、フォト
レジスト３７を塗布し、フォトリソグラフィーにより第
２配線３４ａ〜ｄ上方で開口するレジストパターンを形
成する。次に、図８（ａ）に示すように、フォトレジス
ト３７をマスクとして、シリコン酸化膜３６を反応性イ
オンエッチングし、そしてフォトレジスト３７を灰化処
理等により除去する。
【００２９】続いて、図８（ｂ）に示すように、残され
たシリコン酸化膜３６をハードマスクとしてシリコン窒
化膜３５を反応性イオンエッチングし、第２Ｃｕ配線３
４ａ〜ｄの表面を露出させる。
【００３０】続いて、図９（ａ）に示すように、窒化チ
タン膜３８、シリコン酸化膜３９及び窒化チタン膜４０
を夫々１００ｎｍ、４０ｎｍ、１５０ｎｍ程度の膜厚で
順次形成する。ここで、窒化チタン膜３８、４０はスパ
ッタ法を用いて形成し、シリコン酸化膜３９はＣＶＤ法
を用いて形成する。
【００３１】続いて、図９（ｂ）に示すように、ＭＩＭ
キャパシタを形成する領域を画定するため、フォトレジ
スト４２を塗布し、フォトリソグラフィーにより第２配
線層３４ｅ上方で開口するレジストパターンを形成す
る。
【００３２】次に、図１０（ａ）に示すように、フォト
レジスト４２をマスクとして、窒化チタン膜４０、シリ
コン酸化膜３９及び窒化チタン膜３８を反応性イオンエ
ッチングし、そしてフォトレジスト４２を灰化処理等に
より除去する。これにより、窒化チタン膜４０、３８を
夫々上層電極、下層電極、シリコン酸化膜３９を誘電体
層とするＭＩＭキャパシタが形成される。
【００３３】続いて、図１０（ｂ）に示すように、ＣＶ
Ｄ法等によって酸化シリコンからなる層間絶縁膜４３を
１１００ｎｍ程度の膜厚で形成する。次に、第２Ｃｕ配
線３４ａ〜ｅを含む第２配線層３４表面から７３０ｎｍ
程度となるように層間絶縁膜４３をＣＭＰ法によって研
磨する。
【００３４】次に、図１１（ａ）に示すように、層間絶
縁膜４３上にフォトレジスト４４を塗布し、ＭＩＭキャ
パシタ上方で開口するプラグパターン４５ａ〜ｄ、及
び、第２Ｃｕ配線３４ｅ上方で開口するプラグパターン
４５ｅをフォトリソグラフィーにより加工する。
【００３５】続いて、図１１（ｂ）に示すように、フォ
トレジスト４４をマスクとした反応性イオンエッチング
によりビアホール４６ａ〜ｅを形成し、灰化処理等によ
りフォトレジスト４４を除去する。
【００３６】続いて、図１２（ａ）に示すように、各ビ
アホール４６ａ〜ｅ中にタングステン等の金属を選択成
長させ、ＣＭＰ法により表面を平坦化する。これによ
り、ＭＩＭキャパシタの上層電極４０及び下層電極３８
夫々のプラグ４７ａ〜ｅが形成される。
【００３７】続いて、図１２（ｂ）に示すように、スパ
ッタ法によりアルミニウム膜４８を全面に形成する。次
に、図１３（ａ）に示すように、フォトレジスト５０を
塗布し、上層電極４０のプラグ４７ａ〜ｄと下層電極３
８のプラグ４７ｅ間上方で開口する分離パターン５１を
フォトリソグラフィーにより加工する。
【００３８】続いて、図１３（ｂ）に示すように、分離
パターン５１に倣ってアルミニウム膜４８をドライエッ
チングすることによりアルミニウム配線４８を形成す
る。
【００３９】図１４は、第１の実施形態における半導体
装置の概略平面図である。本実施形態の半導体装置は、
図１４に示すように、ＴｉＮにより成る下層電極及びシ
リコン窒化膜によって完全に第２Ｃｕ配線３４ａ〜３４
ｅ表面が覆われ、層間絶縁膜に対するＣｕ拡散を防止す
ることができる。また、本実施形態の半導体装置はＭＩ
Ｍキャパシタに段差を生ぜしめることがないため、容量
精度が維持される。
【００４０】＜比較例１＞ここで、上記第１の実施形態
と同様にＣｕ多層配線構造上に形成し得るＭＩＭキャパ
シタの構成例を比較例１〜３として説明する。図４０
（ａ）〜（ｃ）に第１の比較例の製造工程を示す。以下
の比較例１〜３では、図４０（ａ）に示すように、少な
くとも第１Ｃｕ配線１０７及び第２Ｃｕ配線１０８の２
層構造で成るＣｕ多層配線構造を想定する。
【００４１】まず、第２Ｃｕ配線１０８の拡散防止膜と
なるシリコン窒化膜１０９及びＭＩＭキャパシタの下層
電極となる窒化チタン膜１１０をＣｕ多層配線構造上に
順次形成し、そして、第２Ｃｕ配線１０８上方で開口す
る開孔パターンを窒化チタン膜１１０に形成する。
【００４２】続いて、図４０（ｂ）に示すように、ＭＩ
Ｍキャパシタの誘電体層となるシリコン酸化膜１１１及
びＭＩＭキャパシタの上層電極となる窒化チタン膜１１
２を全面に順次形成した後、下層電極の一部にプラグ用
パッド領域が形成されるように窒化チタン膜１１２及び
シリコン酸化膜１１１をパターニングする。これによ
り、下層電極の一部にプラグ用パッド領域が形成される
と同時に、ＭＩＭキャパシタの上層電極が形成される。
【００４３】続いて、図４０（ｃ）に示すように、窒化
チタン膜１１０、シリコン酸化膜１１１及び窒化チタン
膜１１２を被覆するように例えばＢＰＳＧからなる層間
絶縁膜１１３をＣＶＤ法により形成し、下層電極のプラ
グ用パッド領域及び上層電極の表面が露出するビアホー
ルを形成する。
【００４４】次に、これらのビアホール内にタングステ
ンを選択成長させることによって上層電極及び下層電極
のプラグ１１４ａ〜ｅを形成し、表面をＣＭＰ法により
平坦化した後、アルミニウム膜からなる上層配線１１５
を形成する。
【００４５】図４０に示すように、比較例１は、下層電
極層の一部にプラグ用パッド領域を設け、このパッド領
域上に下層配線のプラグを配置し、下層電極自体及びプ
ラグを経路としてアルミニウム配線１１５から下層電極
へ電荷が供給されるような構成となっている。特にＭＩ
Ｍキャパシタが高周波回路に適用される場合には、高周
波回路の共振の尖鋭度を示すＱ値の低下を回避するため
にこのような電荷供給経路の抵抗値を下げることが重要
な課題となる。
【００４６】しかしながら、比較例１では、下層電極が
比較的抵抗値の高い窒化チタン膜１１０で構成され、下
層電極の平面方向が電荷供給経路となっているため、電
荷供給経路の抵抗値の高さから高周波回路に適用した場
合にＱ値が低下してしまう。また、この抵抗値を下げる
ために下層電極自体の膜厚を厚く形成することも想到し
得るが、ＭＩＭキャパシタを覆うように形成される層間
絶縁膜は、後段のＣＭＰプロセスによりＭＩＭキャパシ
タの上層電極から一定のマージンをもった膜厚で平坦化
されるため、下層電極の膜厚を厚くすればする程プラグ
が長く形成されることになる。従って、やはり電荷供給
経路の抵抗を高くしてしまい、抵抗値に反比例する値で
あるＱ値の低下を回避することができない。
【００４７】これに対し、本発明の第１の実施形態で
は、下層電極への電荷供給経路を主に比較的抵抗値の低
い第１Ｃｕ配線２０及び第２Ｃｕ配線３４ａ〜ｅで構成
することにより電荷供給経路の低抵抗化を実現してい
る。
【００４８】さらに、本実施形態では、下層電極の直下
に第２Ｃｕ配線３４ａ〜ｄを配置した構成とし、下層電
極の厚み方向を電荷供給経路としている。この構成は下
層電極を薄膜化する程、低抵抗化を実現することを可能
とし、さらに下層電極の薄膜化に伴ってプラグを短く形
成することも可能となるため、上層配線４８からの電荷
供給経路の抵抗値を大幅に低減することが可能となる。
【００４９】＜比較例２＞次に、比較例２について説明
する。本比較例は、ＭＩＭキャパシタの下層電極直下に
Ｃｕ配線層を形成した例である。比較例２では、図４１
に示すように、下層電極１１６とＣｕ配線層１１７とを
接触させるためにシリコン窒化膜１１８の一部に開口領
域を形成している。また、この開口領域に内包されるよ
うにＭＩＭキャパシタは形成されており、ＳｉＮ膜１１
８とＭＩＭキャパシタの下層電極１１６によってＣｕ配
線１１７から層間絶縁膜１１９へのＣｕ拡散を防止して
いる。
【００５０】しかしながら、比較例２では、ＭＩＭキャ
パシタを形成するためのパターニング精度の問題から上
記開口領域の一部にＣｕ配線層１１７が露出してしまう
部分が現れ、その部分からのＣｕ拡散を免れることがで
きず、絶縁破壊により配線機能の信頼性を損なうことと
なる。
【００５１】これに対して、本発明の第１の実施形態
は、ＭＩＭキャパシタの下層電極及びシリコン窒化膜３
５によってＣｕ配線３４ａ〜ｅ表面を完全に覆っている
ため、層間絶縁膜４３へのＣｕ拡散を確実に防止するこ
とができ、配線機能の信頼性を維持することができる。
尚、ここでいう内包とは、下層電極がＣｕ配線表面を完
全に覆うようにから上方
【００５２】＜比較例３＞比較例３は、図４２に示すよ
うに、上記開口領域にＣｕ配線層１１７の露出箇所が現
れないように、ＭＩＭキャパシタが開口領域を全て覆い
尽くすような形状にパターニングされている。これによ
り、開口部分の一部からＣｕ配線層１１７が露出してし
まうことからは回避されるが、ＭＩＭキャパシタの段差
被覆性は劣り、容量精度の面で問題が生じる。
【００５３】これに対して、本発明の第１の実施形態
は、ＭＩＭキャパシタの平坦性が確保されているため、
上記段差被覆性の不良に起因する容量精度の低下を回避
することができる。
【００５４】＜第２の実施形態＞次に、本発明の第２の
実施形態について説明する。本実施形態のＣｕ多層配線
構造の製造工程は第１の実施形態において説明した図２
（ａ）〜図８（ｂ）の工程と同様であるので、それ以降
の工程から説明する。
【００５５】先ず、図１５（ａ）に示すように、窒化チ
タン膜５２、シリコン酸化膜５３、窒化チタン膜５４及
びシリコン窒化膜５５を第２Ｃｕ配線層３４及びシリコ
ン窒化膜３５上に順次形成する。このとき、窒化チタン
膜５２、シリコン酸化膜５３、窒化チタン膜５４及びシ
リコン窒化膜５５は夫々、１００ｎｍ、４０ｎｍ、５０
ｎｍ、７０ｎｍ程度の膜厚で堆積形成する。
【００５６】続いて、図１５（ｂ）に示すように、ＭＩ
Ｍ容量部を形成する領域を画定するため、フォトレジス
ト５６を塗布し、フォトリソグラフィーにより第２配線
３４ｅ上方で開口するレジストパターンを形成する。
【００５７】次に、図１６（ａ）に示すように、フォト
レジスト５６をマスクとして、シリコン窒化膜５５、窒
化チタン膜５４、シリコン酸化膜５３及び窒化チタン膜
５２を反応性イオンエッチングし、そしてフォトレジス
ト５６を灰化処理等により除去する。
【００５８】続いて、図１６（ｂ）に示すように、ＣＶ
Ｄ法によってシリコン酸化膜からなる層間絶縁膜５７を
１４００ｎｍ程度の膜厚で形成した後、第２配線層３４
上７３０ｎｍ程度となるように層間絶縁膜５７の表面を
ＣＭＰ法により平坦化する。
【００５９】続いて、図１７（ａ）に示すように、フォ
トレジスト５８を塗布し、フォトリソグラフィーにより
ＭＩＭキャパシタ上方で開口する複数のプラグパターン
５９ａ〜ｄ及び第２配線３４ｅ上方で開口するプラグパ
ターン５９ｅを形成する。
【００６０】続いて、図１７（ｂ）に示すように、フォ
トレジスト５８をマスクとして、上層電極５５及び第２
Ｃｕ配線３４ｅの表面が露出するまで層間絶縁膜５７、
シリコン窒化膜５６及びシリコン酸化膜３５を反応性イ
オンエッチングすることにより、ビアホール６０ａ〜６
０ｅを形成する。
【００６１】続いて、図１８（ａ）に示すように、各ビ
アホール６０ａ〜ｅ中にタングステン等の金属を選択成
長させ、表面をＣＭＰ法により研磨し、平坦化する。こ
れにより、ＭＩＭキャパシタの上層電極５４及び下層電
極５２夫々のプラグ６１ａ〜ｅが形成される。
【００６２】続いて、図１８（ｂ）に示すように、スパ
ッタ法によりアルミニウム膜６２を堆積形成する。次
に、図１９（ａ）に示すように、フォトレジスト６３を
塗布し、上層電極５４のプラグ６１ａ〜ｄと下層電極５
２のプラグ６１ｅ間上方で開口する分離パターン６４を
フォトリソグラフィーにより加工する。
【００６３】続いて、図１９（ｂ）に示すように、アル
ミニウム膜６２をドライエッチングし、アルミニウム配
線６２を形成する。
【００６４】このように、本発明の第２の実施形態によ
れば、ＭＩＭキャパシタの平坦性が確保されることで容
量精度を維持することができると共に、第２Ｃｕ配線が
下層電極及びシリコン窒化膜に完全に覆われているので
層間絶縁膜へのＣｕ拡散を確実に防止することができ
る。
【００６５】また、ビアホール形成時においては、上層
電極表面の高さからプラグ用パッド表面の高さまでの層
間絶縁膜がエッチングされる間に、上層電極に対しても
エッチングがなされる。従って、上層電極はこのエッチ
ングにより貫通してしまわない程度のマージンをもった
膜厚とする必要がある。これに対して、本実施形態で
は、エッチングストッパーとして作用するシリコン窒化
膜を上層電極上に形成したので、上層電極の膜厚に上記
マージンを持たせる必要がなく、その分上層電極を薄く
形成することができる。
【００６６】ところで、ＭＩＭキャパシタを被覆するよ
うに形成された層間絶縁膜は、後段のＣＭＰプロセスに
よって上層電極表面から一定のマージンをもって研磨さ
れる。よって、上層電極の膜厚を薄くできる本実施形態
では、ＣＭＰプロセスにおいて層間絶縁膜をさらに薄く
研磨することができ、それに伴って下層電極のプラグを
短く形成することが可能となる。従って、本実施形態に
よれば、下層電極への電荷供給経路の更なる低抵抗化を
図ることが可能となる。
【００６７】＜第３の実施形態＞次に、本発明の第２の
実施形態について説明する。本実施形態のＣｕ多層配線
構造の製造工程は第１の実施形態において説明した図２
（ａ）〜図６（ｂ）の工程と同様であるので、それ以降
の工程から説明する。
【００６８】先ず、図２０（ａ）に示すように、図７
（ａ）〜図８（ｂ）と同様の工程を経て、ＭＩＭキャパ
シタ形成領域以外の第２Ｃｕ配線層表面に窒化シリコン
膜３５を形成する。
【００６９】次に、図２０（ｂ）に示すように、窒化チ
タン膜６５、シリコン酸化膜６６、窒化チタン膜６７及
びシリコン窒化膜６８を夫々、１００ｎｍ、４０ｎｍ、
５０ｎｍ、７０ｎｍ程度の膜厚で順次形成する。ここ
で、窒化チタン膜６５、６７はスパッタ法等により形成
し、シリコン酸化膜６６及びシリコン窒化膜６８はＣＶ
Ｄ法等により形成する。
【００７０】続いて、図２１（ａ）に示すように、ＭＩ
Ｍキャパシタの上層電極を形成する領域を画定するた
め、フォトレジスト６９を塗布し、フォトリソグラフィ
ーによりフォトレジスト６９を加工する。
【００７１】次に、図２１（ｂ）に示すように、フォト
レジスト６９をマスクとして、シリコン窒化膜６８、窒
化チタン膜６７及びシリコン酸化膜６６に対して反応性
イオンエッチングを行い、フォトレジスト６９を灰化処
理等により除去する。
【００７２】続いて、図２２（ａ）に示すように、ＭＩ
Ｍキャパシタの下層電極を形成する領域を画定するた
め、フォトレジスト７０を塗布し、第２Ｃｕ配線３４ａ
〜ｅを内包する領域上方にフォトレジスト７０を残すよ
うにフォトリソグラフィーにより加工する。
【００７３】次に、図２２（ｂ）に示すように、フォト
レジスト７０をマスクとして、窒化チタン膜７９を反応
性イオンエッチングし、フォトレジスト７０を灰化処理
等により除去する。これにより、ＭＩＭキャパシタの上
層電極６７が形成される。
【００７４】続いて、図２３（ａ）に示すように、ＣＶ
Ｄ法によってシリコン酸化膜からなる層間絶縁膜７１を
１４００ｎｍ程度の膜厚で形成した後、表面をＣＭＰ法
によって配線上７３０ｎｍ程度となるように平坦化す
る。
【００７５】続いて、図２３（ｂ）に示すように、フォ
トレジスト７２を塗布し、上層電極６７上方で開口する
複数のプラグパターン７３ａ〜ｄ、及び、下層電極６５
のプラグ用パッド領域上方で開口するプラグパターン７
３ｅをフォトリソグラフィーにより加工する。
【００７６】続いて、図２４（ａ）に示すように、フォ
トレジスト７２をマスクとした反応性イオンエッチング
によりビアホール７４ａ〜ｅを形成し、そして灰化処理
等でフォトレジスト７２を除去する。
【００７７】続いて、図２４（ｂ）に示すように、各ビ
アホール７４ａ〜ｅ中にタングステン等の金属を選択成
長させ、層間絶縁膜７４表面をＣＭＰ法により研磨し、
平坦化する。これにより、ＭＩＭキャパシタの上部電極
６７及び下部電極６５のプラグ７５ａ〜ｅが形成され
る。
【００７８】続いて、図２５（ａ）に示すように、スパ
ッタ法によりアルミニウム膜７６を堆積形成する。次
に、図２５（ｂ）に示すように、フォトレジスト７７を
塗布し、上層電極６７のプラグ７５ａ〜ｄと下層電極６
５のプラグ７５ｅ間上方で開口する分離パターン７８を
フォトリソグラフィーにより加工する。
【００７９】続いて、図２６（ａ）に示すように、アル
ミニウム膜７６を分離パターン７８に倣ってドライエッ
チングしてアルミニウム配線７６を形成する。
【００８０】このように、本実施形態では、ＭＩＭキャ
パシタの平坦性が確保されることで容量精度を維持する
ことが可能となると共に、第２Ｃｕ配線が下層電極及び
シリコン窒化膜に完全に覆われているので層間絶縁膜へ
のＣｕ拡散を確実に防止することができる。
【００８１】また、本実施形態では、下層電極層に複数
の第２Ｃｕ配線及びプラグを接続し、下層電極への電荷
供給経路を増加した構成としたので、下層電極への電荷
供給経路の更なる低抵抗化を図ることが可能となる。
【００８２】＜第４の実施形態＞次に、本発明の第４の
実施形態について説明する。本実施形態のＣｕ多層配線
構造の製造工程は第１の実施形態において説明した図２
（ａ）〜図８（ｂ）の工程と同様であるので、それ以降
の工程から説明する。
【００８３】先ず、図２７（ｂ）に示すように、窒化チ
タン膜７９、シリコン酸化膜８０、窒化チタン膜８１及
びシリコン窒化膜８２を第２Ｃｕ配線層３４及びシリコ
ン窒化膜３５上に順次形成する。このとき、窒化チタン
膜７９、シリコン酸化膜８０、窒化チタン膜８１及びシ
リコン窒化膜８２を夫々、１００ｎｍ、４０ｎｍ、５０
ｎｍ、７０ｎｍ程度の膜厚で堆積形成する。ここで、窒
化チタン膜７９、８１はスパッタ法等により形成し、シ
リコン酸化膜８０及びシリコン窒化膜８２はＣＶＤ法等
により形成する。
【００８４】続いて、図２８（ａ）に示すように、ＭＩ
Ｍキャパシタの上層電極を形成する領域を画定するた
め、フォトレジスト８３を塗布し、フォトリソグラフィ
ーによりフォトレジスト８３を加工する。
【００８５】続いて、図２８（ｂ）に示すように、フォ
トレジスト８３をマスクとし、シリコン窒化膜８２、上
層電極８１及びシリコン酸化膜８０を反応性イオンエッ
チングする。次に、フォトレジスト８３を灰化処理等に
より除去する。
【００８６】続いて、図２９（ａ）に示すように、ＭＩ
Ｍキャパシタの下層電極を形成する領域を画定するた
め、フォトレジストを塗布し、第２Ｃｕ配線３４ａ〜ｅ
を内包する領域上方にフォトレジストを残すようにフォ
トリソグラフィーにより加工する。そして、フォトレジ
ストをマスクとして、窒化チタン膜７９を反応性イオン
エッチングし、フォトレジストを灰化処理等により除去
する。これにより、ＭＩＭキャパシタの上層電極８１が
形成される。
【００８７】続いて、図２９（ｂ）に示すように、ＣＶ
Ｄ法等によって全面に層間絶縁膜８４を１４００ｎｍ程
度の膜厚で形成した後、表面をＣＭＰ法によって第２Ｃ
ｕ配線層３４表面から７３０ｎｍ程度となるように平坦
化する。
【００８８】続いて、図３０（ａ）に示すように、フォ
トレジスト８５を塗布し、上層電極８１上方で開口する
プラグパターン８６ａ〜ｄ、及び、下層電極７９の引き
出し用パッド領域上方で開口するプラグパターン８６ｅ
をフォトリソグラフィーにより加工する。
【００８９】続いて、図３０（ｂ）に示すように、フォ
トレジスト８５をマスクとした反応性イオンエッチング
によりビアホール８７ａ〜ｅを形成する。このとき、ビ
アホール８７ａ〜ｄはプラグパターン８６ａ〜ｄに倣っ
て層間絶縁膜８４及びシリコン窒化膜８２をエッチング
することにより形成され、またそれと同時に、ビアホー
ル８７ｅはプラグパターン８６ｅに倣って層間絶縁膜８
４をエッチングすることにより形成される。
【００９０】続いて、図３１（ａ）に示すように、各ビ
アホール８７ａ〜ｅ中にタングステン等の金属を選択成
長させ、層間絶縁膜８４表面をＣＭＰ法により研磨し、
平坦化する。これにより、ＭＩＭキャパシタの上層電極
８１及び下層電極７９のプラグ８８ａ〜ｅが形成され
る。
【００９１】続いて、図３１（ｂ）に示すように、スパ
ッタ法によりアルミニウム膜８９を堆積形成する。次
に、図３２（ａ）に示すように、フォトレジスト９０を
塗布し、上層電極８１のプラグ８８ａ〜ｄと下層電極７
９のプラグ８８ｅ間の上方で開口する分離パターン９１
をフォトリスグラフィーにより加工する。
【００９２】次に、図３２（ｂ）に示すように、アルミ
ニウム膜８９を分離パターン９１に倣ってドライエッチ
ングし、アルミニウム配線８９を形成する。
【００９３】このように、本発明の第４の実施形態は、
第２Ｃｕ配線の露出を無くすためにシリコン窒化膜の開
口領域を覆い尽くすように下層電極層を形成し、これに
伴って下層電極層に段差が生じているが、ＭＩＭキャパ
シタの実容量部に該当する部分では平坦性が保たれ、容
量精度が低下してしまうことはない。
【００９４】また、本実施形態では、下層電極装置に複
数の第２Ｃｕ配線及びプラグを接続し、下層電極への電
荷供給経路を増加した構成としたので、下層電極への電
荷供給経路の更なる低抵抗化を図ることが可能となる。
【００９５】＜第５の実施形態＞次に、本発明の第５の
実施形態について説明する。本実施形態のＣｕ多層配線
構造の製造工程は第１の実施形態において説明した図２
（ａ）〜図８（ｂ）の工程と同様であるので、それ以降
の工程から説明する。
【００９６】先ず、図３３（ａ）に示すように、窒化チ
タン膜９２、シリコン酸化膜９３、窒化チタン膜９４及
びシリコン窒化膜９５を第２Ｃｕ配線層３４及びシリコ
ン窒化膜３５上に順次形成する。このとき、窒化チタン
膜９２、シリコン酸化膜９３、窒化チタン膜９４及びシ
リコン窒化膜９５を夫々、１００ｎｍ、４０ｎｍ、５０
ｎｍ、７０ｎｍ程度の膜厚で堆積形成する。ここで、窒
化チタン膜９２、９４はスパッタ法等により形成し、シ
リコン酸化膜９３及びシリコン窒化膜９５はＣＶＤ法等
により形成する。
【００９７】続いて、図３３（ｂ）に示すように、ＭＩ
Ｍキャパシタを形成する領域を画定するため、フォトレ
ジスト９６を塗布し、第２Ｃｕ配線３４ａ〜ｄを内包す
る領域の上方にフォトレジスト９６を残すようなレジス
トパターンに加工する。
【００９８】次に、図３３（ａ）に示すように、フォト
レジスト９６をマスクとして、シリコン窒化膜９５、窒
化チタン膜９４、シリコン酸化膜９３及び窒化チタン膜
９２を反応性イオンエッチングし、フォトレジスト９６
を灰化処理等により除去する。
【００９９】続いて、図３４（ｂ）に示すように、酸化
シリコンからなる層間絶縁膜９７、シリコン窒化膜９
８、及び、同じく酸化シリコンからなる層間絶縁膜９９
をＣＶＤ法等により順次形成する。
【０１００】続いて、図３５（ａ）に示すように、フォ
トレジスト１０１を塗布し、フォトリソグラフィーによ
りＭＩＭキャパシタ上方で開口する上層配線９４の開孔
パターン１０２ａ〜ｄ及び第２Ｃｕ配線３４ｅ上方で開
口する下層電極９２の開孔パターン１０２ｅを形成す
る。
【０１０１】続いて、図３５（ｂ）に示すように、フォ
トレジスト１０１をマスクとした反応性イオンエッチン
グによりビアホール１０３ａ〜ｅを形成し、灰化処理等
でフォトレジスト１０１を除去する。
【０１０２】続いて、図３６（ａ）に示すように、各ビ
アホール１０３ａ〜ｅ内の下方部位にレジスト等からな
る保護材料１０４を埋め込む。
【０１０３】続いて、図３６（ｂ）に示すように、フォ
トレジスト１０５を塗布し、上層電極９４のプラグ用の
ビアホール１０３ａ〜ｄ上で開口する開孔パターン１０
６ａと、下層電極９２のプラグ用のビアホール１０３ｅ
上で開口する開孔パターン１０６ｂをフォトリスグラフ
ィーにより形成する。
【０１０４】続いて、図３７（ａ）に示すように、フォ
トレジスト１０５をマスクとし、シリコン窒化膜９８を
エッチングストッパーとして層間絶縁膜９９をドライエ
ッチングし、第３配線溝ａ、ｂを形成した後、フォトレ
ジスト１０５及び保護材料１０９を灰化処理等により除
去する。
【０１０５】続いて、図３７（ｂ）に示すように、各ビ
アホール１０３ａ〜ｅの低部に残るシリコン窒化膜９
５、３５及び配線溝ａ、ｂの低部に残るシリコン窒化膜
９８を全面ドライエッチングにより除去する。これによ
り、第３配線溝ａとビアホール１０３ａ〜ｄ、第３配線
溝ｂとビアホール１０３ｅが一体になる。
【０１０６】続いて、図３８（ａ）に示すように、Ｔａ
Ｎからなるバリアメタル膜１０４、シード金属膜として
のＣｕ膜（不図示）をスパッタ装置により真空中で連続
的に順次形成する。次に、図３８（ｂ）に示すように、
バリアメタル膜１０４を電極としてメッキ法により第３
配線溝ａ、ｂ及びビアホール１０３ａ〜ｅ内を埋め込む
ようにＣｕ膜１０５を形成する。
【０１０７】続いて、図３９に示すように、ダマシン法
によるＣｕ膜の分離のため、ＣＭＰ法によりＣｕ膜１０
５を研磨し、配線溝ａ、ｂ及びビアホール１０３ａ〜ｅ
内のみにＣｕ膜１０５を残し、ウェット処理により洗浄
して第３Ｃｕ配線１０６ａ、ｂを形成する。
【０１０８】このように、本発明の第５の実施形態は、
ＭＩＭキャパシタの平坦性が確保されることで容量精度
を維持することが可能となると共に、第２Ｃｕ配線が下
層電極及びシリコン窒化膜に完全に覆われているので層
間絶縁膜へのＣｕ拡散を確実に防止することができる。
【０１０９】また、本実施形態では、下層電極層に複数
の第２Ｃｕ配線を接続することで下層電極への電荷供給
経路を増加した構成とし、更に上層電極及び下層電極の
プラグ、上層配線を低抵抗のＣｕ層で形成したので、上
層電極及び下層電極への電荷供給経路の更なる低抵抗化
を図ることができ、よりＱ値を向上させることが可能と
なる。
【０１１０】以下、本発明の諸態様を付記としてまとめ
て記載する。
【０１１１】（付記１）一又は複数の配線と、前記配線
の上面と接続されて成る下層電極と、上層電極とが容量
結合して成るキャパシタとを有し、前記下層電極は、前
記配線の材料の拡散を防止する材料から成るとともに、
前記配線を内包することを特徴とする半導体装置。
【０１１２】（付記２）前記配線は、当該配線の下方に
設けられる下層配線と接続されることを特徴とする付記
１記載の半導体装置。
【０１１３】（付記３）前記下層電極は、前記配線の上
方に設けられる上層配線と直接接続されることを特徴と
する付記１記載の半導体装置。
【０１１４】（付記４）前記下層電極は、前記上層配線
と接続される延在領域を有することを特徴とする付記３
記載の半導体装置。
【０１１５】（付記５）前記延在領域は、前記キャパシ
タが形成されて成る開口領域を有する拡散防止膜の縁部
に重畳されることを特徴とする付記４記載の半導体装
置。
【０１１６】（付記６）前記配線は、低抵抗の金属を含
有して成ることを特徴とする付記１〜５の何れか１項に
記載の半導体装置。
【０１１７】（付記７）前記下層配線は、低抵抗の金属
を含有して成ることを特徴とする付記２記載の半導体装
置。
【０１１８】（付記８）前記上層配線は、低抵抗の金属
を含有して成ることを特徴とする付記３又は４記載の半
導体装置。
【０１１９】（付記９）少なくとも前記キャパシタを被
覆して成る前記層間絶縁膜よりエッチングレートの低い
エッチングストッパー膜が前記上層電極上に形成される
ことを特徴とする付記１〜８の何れか１項に記載の半導
体装置。
【０１２０】（付記１０）前記低抵抗の金属は、Ｃｕを
含有することを特徴とする付記６〜８の何れか１項に記
載の半導体装置。
【０１２１】（付記１１）一又は複数の配線を形成する
工程と、上層電極と前記配線の材料の拡散を防止する材
料から成る下層電極とが容量結合し、前記下層電極が前
記配線を内包する領域で前記配線の上面と接続するキャ
パシタを形成する工程とを含むことを特徴とする半導体
装置の製造方法。
【０１２２】（付記１２）前記配線の下方に、当該配線
と接続される下層配線を形成すること特徴とする付記１
１記載の半導体装置の製造方法。
【０１２３】（付記１３）前記下層電極と前記配線の上
方に設けられる上層配線とを直接接続することを特徴と
する付記１１記載の半導体装置の製造方法。
【０１２４】（付記１４）前記下層電極の延在領域と前
記上層配線とを直接接続することを特徴とする付記１３
記載の半導体装置の製造方法。
【０１２５】（付記１５）前記キャパシタが形成されて
成る開口領域を有する拡散防止膜を前記配線上に形成
し、前記延在領域が前記拡散防止膜の縁部に重畳するよ
うに前記下層電極を形成することを特徴とする付記１４
記載の半導体装置の製造方法。
【０１２６】（付記１６）前記配線は、低抵抗の金属を
含有して成ることを特徴とする付記１１〜１５の何れか
１項に記載の半導体装置の製造方法。
【０１２７】（付記１７）前記下層配線は、低抵抗の金
属を含有して成ることを特徴とする付記１２記載の半導
体装置の製造方法。
【０１２８】（付記１８）前記上層配線は、低抵抗の金
属を含有して成ることを特徴とする付記１３又は１４記
載の半導体装置の製造方法。
【０１２９】（付記１９）少なくとも前記キャパシタを
被覆して成る層間絶縁膜よりエッチングレートの低いエ
ッチングストッパー膜を前記上層電極上に形成し、前記
上層電極まで導通するビアホールを含む深さの異なる複
数のビアホールを、前記層間絶縁膜をエッチングするこ
とにより形成することを特徴とする付記１１記載の半導
体装置の製造方法。
【０１３０】（付記２０）前記低抵抗の金属は、Ｃｕを
含有することを特徴とする付記１６〜１８の何れか１項
に記載の半導体装置の製造方法。
【０１３１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、配線の材料の拡散を防止する材料から成る下
層電極を用い、その下層電極が配線を内包するように下
層電極と配線上面を接続することにより、例えばＣｕ配
線のようにＣｕ拡散を生じ得る材料で構成される配線を
キャパシタの下層電極と接続した場合、バリアメタルの
機能を果たす下層電極にＣｕ配線上面が覆われているの
でＣｕ拡散等による配線機能の信頼性低下を防止するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図３】図３に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態に係る半導
体装置の製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第１の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第１の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図１４】第１の実施形態に係る半導体装置の構成を示
す概略平面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。
【図１６】図１５に引き続き、第２の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図１７】図１６に引き続き、第２の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図２０】本発明の第３の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。
【図２１】図２０に引き続き、第３の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第３の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第３の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第３の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図２５】図２４に引き続き、第３の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図２６】図２５に引き続き、第３の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図２７】本発明の第４の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。
【図２８】図２７に引き続き、第４の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図２９】図２８に引き続き、第４の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図３０】図２９に引き続き、第４の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図３１】図３０に引き続き、第４の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図３２】図３１に引き続き、第４の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図３３】本発明の第５の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。
【図３４】図３３に引き続き、第５の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図３５】図３４に引き続き、第５の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図３６】図３５に引き続き、第５の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図３７】図３６に引き続き、第５の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図３８】図３７に引き続き、第５の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図３９】図３８に引き続き、第５の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図４０】比較例１に係る半導体装置の製造方法を工程
順に示す概略断面図である。
【図４１】比較例２に係る半導体装置の構成を示す概略
平面図及び概略断面図である。
【図４２】比較例３に係る半導体装置の構成を示す概略
平面図及び概略断面図である。
【符号の説明】
１ 半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ ソース／ドレイン １０ 素子分離膜 １１ タングステンプラグ １２、２２、２４、４３、５７、７１、８４、９７、９
９、１１３、１１９層間絶縁膜 １３、２１、２３、３５、５５、６８、８２、９５、９
８、１０９、１１８シリコン窒化膜 １４ ＦＳＧ（fluoro-silicate-glass） １５、２５ 反射防止膜 １６ 第１配線溝 １７ バリアメタル膜 １８、１９、３３ Ｃｕ膜 ２０、１０７ 第１Ｃｕ配線 ２６、３０、３７、４２、４４、５０、５６、５８、６
３、６９、７０、７２、７７、８３、８５、９０、９
６、１０１、１０５ フォトレジスト ２７、１０２、１０６ 開孔パターン ２８、４６、６０、７４、８７、１０３ ビアホール ２９、１０４ 保護材料 ３１ 第２配線溝パターン ３２ 第２配線溝 ３３、１０８ 第２Ｃｕ配線 ３６、３９、５３、６６、８０、９３、１１１ シリコ
ン酸化膜 ３８、４０、５２、５４、６５、６７、７９、８１、９
２、９４、１１０、１１２ 窒化チタン膜 ４７、６１、７５、８８、１１４ プラグ ４５、５９、７３、８６ プラグパターン ４８、６２、７６、８９、１１５ アルミニウム配線
（上層配線） ５１、６４、７８、９１ 分離パターン １１６ 下層電極 １１７ Ｃｕ配線層

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 一又は複数の配線と、 前記配線の上面と接続されて成る下層電極と、上層電極
    とが容量結合して成るキャパシタとを有し、 前記下層電極は、前記配線の材料の拡散を防止する材料
    から成るとともに、前記配線を内包することを特徴とす
    る半導体装置。
  2. 【請求項２】 前記配線は、当該配線の下方に設けられ
    る下層配線と接続されることを特徴とする請求項１記載
    の半導体装置。
  3. 【請求項３】 前記下層電極は、前記配線の上方に設け
    られる上層配線と直接接続されることを特徴とする請求
    項１記載の半導体装置。
  4. 【請求項４】 前記下層電極は、前記上層配線と接続さ
    れる延在領域を有することを特徴とする請求項３記載の
    半導体装置。
  5. 【請求項５】 前記配線は、低抵抗の金属を含有して成
    ることを特徴とする請求項１〜４の何れか１項に記載の
    半導体装置。
  6. 【請求項６】 前記下層配線は、低抵抗の金属を含有し
    て成ることを特徴とする請求項２記載の半導体装置。
  7. 【請求項７】 前記低抵抗の金属は、Ｃｕを含有するこ
    とを特徴とする請求項５又は６記載の半導体装置。
  8. 【請求項８】 一又は複数の配線を形成する工程と、 上層電極と前記配線の材料の拡散を防止する材料から成
    る下層電極とが容量結合し、前記下層電極が前記配線を
    内包する領域で前記配線の上面と接続するキャパシタを
    形成する工程とを含むことを特徴とする半導体装置の製
    造方法。
  9. 【請求項９】 前記配線の下方に、当該配線と接続され
    る下層配線を形成すること特徴とする請求項８記載の半
    導体装置の製造方法。
  10. 【請求項１０】 少なくとも前記キャパシタを被覆して
    成る層間絶縁膜よりエッチングレートの低いエッチング
    ストッパー膜を前記上層電極上に形成し、前記上層電極
    まで導通するビアホールを含む深さの異なる複数のビア
    ホールを、前記層間絶縁膜をエッチングすることにより
    形成することを特徴とする請求項８記載の半導体装置の
    製造方法。
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