KR100668957B1 - 엠아이엠 캐패시터 제조 방법 - Google Patents

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Abstract

본 발명은 캐패시터를 2중 스택 구조로 형성하여 캐패시터의 면적을 증가시킴으로써, 동일한 면적 내에서 높은 캐패시턴스를 확보 할 수 있는 MIM 캐패시턴스를 갖는 반도체 제조 방법에 관한 것이다.
본 발명의 엠아이엠 캐패시터 제조 방법은 소정의 소자가 형성된 기판상에 제1절연막 및 제1금속층을 형성한 후 제1금속층을 패터닝하고, 제2절연막을 형성한 후 평탄화하는 단계; 상기 제2절연막을 식각하여 트렌치를 형성하는 단계; 상기 기판상에 제2금속층을 형성하고 평탄화한 후 제1유전막을 형성하는 단계; 상기 기판상에 비아 홀을 형성하는 단계; 상기 기판상에 금속층을 증착한 후 평탄화하여 비아 홀을 매립하고 제3금속층을 형성하는 단계; 상기 기판상에 제2유전막 및 제4금속층을 적층하고, 제4금속층 및 제2유전막을 패터닝하는 단계; 상기 제2유전막 및 제3금속층을 패터닝하는 단계; 상기 기판상에 제3절연막을 적층한 후 평탄화하고 상기 제3절연막상에 제2비아홀을 형성하는 단계; 및 상기 기판상에 금속층을 증착한 후 평탄화하여 상기 제2비아 홀을 매립하고 패터닝하여 제5금속층을 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 엠아이엠 캐패시터 제조 방법은 종래의 일반 로직부 형성 공정을 이용하여 이중 스택 구조를 갖는 MIM 캐패시터를 형성함으로써, 단위 평면 면적 내에서 캐패시터의 유효면적을 증가시켜, 종래 기술 대비 2 내지 3배 이상의 캐패시턴스를 확보 할 수 있는 반도체 장치의 제조방법을 제공하는 효과가 있다.
캐패시터

Description

엠아이엠 캐패시터 제조 방법{Method for fabricating MIM capacitor}
도 1a 내지 도 1f는 종래기술에 의한 캐패시터의 제조 방법의 공정 단면도.
도 2a 내지 도 2i는 본 발명에 따른 캐패시터의 제조 방법의 공정 단면도.
본 발명은 엠아이엠 캐패시터 제조 방법에 관한 것으로, 보다 자세하게는 종래의 일반 로직부 형성 공정을 이용하여 이중 스택 구조를 갖는 MIM 캐패시터를 형성하는 반도체 제조 방법에 관한 것이다.
도 1a 내지 도 1f는 종래기술에 의한 캐패시터의 제조 방법의 공정 단면도이다.
먼저, 도 1a는 반도체 기판상에 제1도전층 및 절연막 형성 공정을 나타낸다. 도에서 보는 바와 같이 통상적인 방법으로 반도체 소자의 FEOL 공정이 완료된 반도체 기판상에 하부 소자와의 절연을 위한 제1절연막(1)의 적층 및 평탄화 공정을 완료 한 후, 상기 결과물에 제1금속층(2) 을 적층하고 사진 및 식각 공정을 통하여 패터닝을 한다. 상기 결과물에 제2절연막(3)을 적층한 후 CMP 등을 이용하여 평탄화한다.
다음, 도 1b는 비아홀 형성 및 제2 금속층 적층 공정을 나타낸다. 도에서 보는 바와 같이 상기 형성된 기판 사진 및 식각 공정을 이용하여 제1금속층상에 비아 홀(5)이 형성되도록 제2절연막을 식각한다. 상기 기판상에 금속물을 적층한 후 평탄화를 하여 비아 홀을 매립한 후 제2금속층(6)을 적층한다. 상기 제2금속층은 후에 캐패시터의 하부 전극으로 사용한다. 상기 제2금속층은 Ti/TiN/Al_CU/Ti/TiN 등으로 이루어진 복합층으로 형성한다.
다음, 도 1c는 캐패시터의 유전막 및 상부 전극층을 적층한 것을 나타낸다. 도에서 보는 바와 같이 기판상에 캐패시터의 유전층으로 사용되어질 유전막(7) 및 캐패시터의 상부 전극으로 사용되어질 제3금속층(8)을 적층한다. 상기 유전막은 PECVD로 형성한 SiN막을 500 내지 1000Å을 형성한다. 상기 기판상에 상부 전극으로 사용되어질 제3금속층을 적층한다. 상기 제3금속층은 Ti/TiN 으로이루어진 복합물을 사용한다.
다음, 도 1d는 캐패시터의 상부 전극을 패터닝한 것을 나타낸다. 도에서 보는 바와 같이 기판상에 포토레지스트(9)를 적층한 후 사진공정을 이용하여 상부 전극을 패터닝하고 그 결과물을 식각공정을 통하여 제3금속층을 식각한다.
다음, 도 1e는 캐패시터의 하부 전극을 패터닝한 것을 나타낸다. 도에서 보는 바와 같이 포토레지스트가 제거된 도 1d의 결과물 상에 다음 포토레지스트(10)를 적층한 후 사진공정을 이용하여 하부 전극이 될 부분을 패터닝하고 그 결과물을 식각 공정을 통하여 하부전극이 될 제2금속층을 식각한다.
다음 도 1f는 캐패시터의 상, 하부 전극의 배선공정을 완료한 것을 나타낸다. 도에서 보는 바와 같이 포토레지스트가 제거된 도 1e의 결과물 상에 배선 층간 제3절연막(11)을 적층하고 사진 식각 공정을 통하여 상, 하부 전극의 비아홀(12)을 형성 한 후 후속 배선(13) 공정을 완료한다.
그러나, 상기와 같은 종래의 캐패시터 제조 방법은 캐패시터의 크기가 적어 원하는 캐패시턴스를 얻을 수 없다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 캐패시터를 2중 스택 구조로 형성하여 캐패시터의 면적을 증가시킴으로써, 동일한 면적 내에서 높은 캐패시턴스를 확보할 수 있는 MIM 캐패시턴스를 갖는 반도체 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 제1절연막 및 제1금속층을 형성한 후 제1금속층을 패터닝하고, 제2절연막을 형성한 후 평탄화하는 단계; 상기 제2절연막을 식각하여 트렌치를 형성하는 단계; 상기 기판상에 제2금속층을 형성하고 평탄화한 후 제1유전막을 형성하는 단계; 상기 기판상에 비아 홀을 형성하는 단계; 상기 기판상에 금속층을 증착한 후 평탄화하여 비아 홀을 매립하고 제3금속층을 형성하는 단계; 상기 기판상에 제2유전막 및 제4금속층을 적층하고, 제4금속층 및 제2유전막을 패터닝하는 단계; 상기 제2유전막 및 제3금속층을 패터닝하는 단계; 상기 기판상에 제3절연막을 적층한 후 평탄화하고 상기 제3절연막상에 제2비아홀을 형성하는 단계; 및 상기 기판상에 금속층을 증착한 후 평탄화하여 상기 제2비아 홀을 매립하고 패터닝하여 제5금속층을 형성하는 단계를 포함하여 이루어진 엠아이엠 캐패시터 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2i는 본 발명에 따른 캐패시터의 제조 방법의 공정 단면도이다.
먼저, 도 2a는 소정의 소자가 형성된 기판상에 제1절연막 및 제1금속층을 형성한 후 제1금속층을 패터닝하고, 제2절연막을 형성한 후 평탄화하는 단계이다. 도에서 보는 바와 같이 통상적인 방법으로 반도체 소자의 FEOL 공정이 완료된 반도체 기판상에 하부 소자와의 절연을 위한 제1절연막(21)의 적층 및 평탄화 공정을 완료 한 후, 상기 제1절연막상부에 제1금속층(22) 을 적층하고 사진 및 식각 공정을 통하여 패터닝을 한다. 상기 기판상에 제2절연막(23) 을 적층한 후 CMP 등을 이용하여 평탄화한다.
다음, 도 2b는 상기 제2절연막을 식각하여 트렌치를 형성하는 단계이다, 도에서 보는 바와 같이 상기 제2절연막 상부에 포토레지스트(24)를 적층하고 패터닝 한 후, 상기 포토레지스트 패턴을 이용하여 상기 제2절연막을 식각하여 트렌치(25)를 형성한다. 이때 상기 트렌치의 하부는 제1금속층의 표면을 노출시킨다.
다음, 도 2c는 상기 기판상에 제2금속층을 형성하고 평탄화한 후 제1유전막을 형성하는 단계이다. 도에서 보는 바와 같이 상기 포토레지스트 패턴을 제거하고 제2금속층(26)을 적층한 후 CMP를 이용한 평탄화 공정을 실시하여 트렌치 내부에만 남도록 한다. 상기 제2금속층은 Ti/TiN 복합막으로 이루어지며 캐패시터의 하부 기판으로 사용하는 것으로, 실제 제1금속층만으로도 하부 기판 형성이 가능하나, 캐패시터의 유효 면적을 늘리기 위해서 사용하는 것의 실시예라고 할 수 있다. 이어서 상기 기판상에 제1유전막(27)을 적층한다. 상기 제1유전막은 PECVD를 이용하여 SiO2, SiON 또는 SiN 등을 사용하며, 특히 누설전류를 줄이기 위해 SiN/SiON 복합층을 많이 사용한다. 상기 제1유전막의 두께는 500 내지 1000Å이 적당하다.
다음, 도 2d는 상기 기판상에 비아 홀을 형성하는 단계이다. 도에서 보는 바와 같이 기판상에 포토레지스트를 적층한 후 사진 공정을 통하여 형성된 포토레지스트 패턴(28)을 이용하여 비아 홀(29)을 식각한다.
다음, 도 2e는 상기 기판상에 금속층을 증착한 후 평탄화하여 비아 홀을 매립하고 제3금속층을 형성하는 단계이다. 도에서 보는 바와 같이 상기 금속물을 적층한 후 CMP 공정을 이용한 평탄화공정을 통하여 비아 홀 및 트렌치를 매립(30)한 후, 그 결과물상에 제3금속층(31)을 적층한다. 상기 제3금속층은 통상 Ti/TiN/Al_Cu/Ti/TiN 등으로 이루어진 복합층으로 형성한다.
다음, 도 2f는 상기 기판상에 제2유전막 및 제4금속층을 적층하고, 제4금속층을 패터닝하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 제2유전막(32) 및 제4금속층(33)을 순차적으로 적층하고, 그 결과물상에 포토레지스트(34)를 적층한 후 사진 및 식각 공정을 이용하여 제4금속층을 식각한다. 상기 제2유전막은 SiO2, SiON 또는 SiN 등을 사용하며, 특히 누설전류를 줄이기 위해 SiN/SiON 복합층을 많이 사용한다. 상기 제2유전막의 두께는 500 내지 1000Å이 바람직하다. 상기 제4금속층은 Ti/TiN 복합 금속막을 사용하며 통상 1500 내지 2000Å 전후의 두께를 사용하는 것이 바람직하다.
다음, 도 2g는 상기 제2유전막 및 제3금속층을 패터닝하는 단계이다. 도에서 보는 바와 같이 제4 금속층(33)을 패터닝하기 위한 포토레지스트(34)를 제거한 후새로 포토레지스트(35)를 형성 및 사진공정을 이용하여 캐패시터가 될 부분을 패터닝하고, 포토레지스트(35)를 마스크로 이용하는 식각공정을 통하여 제2유전막(32) 및 제3금속층(31)을 차례로 식각한다.
다음, 도 2h는 상기 기판상에 제3절연막을 적층한 후 평탄화하고 상기 제3절연막상에 제2비아홀을 형성하는 단계이다. 도에서 보는 바와 같이 상기 기판상 제3절연막(36)을 적층한 후 평탄화 한다. 상기 절연막은 TEOS 산화막을 사용할 수 있으나 제2절연막과 동일한 절연막을 사용하는 것이 좋다. 제3절연막을 식각하여 제2비아 홀(37)을 형성한다. 상기 제2비아 홀은 캐패시터의 하부 전극 및 중간 전극 뿐만 아니라 하부 전극과도 연결되도록 형성되어야 한다.
다음, 도 2i는 상기 기판상에 금속층을 증착한 후 평탄화하여 상기 제2비아 홀을 매립하고 패터닝하여 제5금속층을 형성하는 단계이다. 도에서 보는 바와 같이 금속물을 적층한 후 CMP를 이용한 평탄화 공정을 통하여 비아홀을 매립(38)하고 패터닝하여 제5금속층(39)형성한다. 상기 제5 금속층은 통상 Ti/TiN/Al_Cu/Ti/TiN 등으로 이루어진 복합층으로 형성한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 엠아이엠 캐패시터 제조 방법은 캐패시터를 2중 스택 구조로 형성하여 캐패시터의 면적을 증가시킴으로써, 동일한 면적 내에서 높은 캐패시턴스를 확보 할 수 있는 MIM 캐패시턴스를 갖는 반도체 제조 방법을 제공하는 효과가 있다.

Claims (6)

  1. 엠아이엠 캐패시터 제조 방법에 있어서,
    소정의 소자가 형성된 기판상에 제1절연막 및 제1금속층을 형성한 후 제1금속층을 패터닝하고, 제2절연막을 형성한 후 평탄화하여 제1 금속 패턴을 형성하는 단계;
    상기 제2절연막을 식각하여 상기 제1 금속 패턴을 노출하는 트렌치를 형성하는 단계;
    상기 기판상에 제2금속층을 형성하고 평탄화하여 상기 트렌치 내부에 상기 제1 금속 패턴과 전기적으로 연결된 제2 금속 패턴을 형성하는 단계;
    상기 제2 금속 패턴을 덮는 제1유전막을 형성하는 단계;
    상기 기판상에 상기 제1 금속 패턴을 노출하는 제1비아 홀을 형성하는 단계;
    상기 기판상에 금속층을 증착한 후 평탄화하여 제1 비아 홀을 매립하고 제3금속층을 형성하는 단계;
    상기 제3 금속층 상에 제2유전막 및 제4금속층을 형성하고, 상기 제4금속층 을 패터닝하여 제4 금속 패턴을 형성하는 단계;
    상기 제2유전막 및 제3금속층을 패터닝하여 제3 금속 패턴을 형성하는 단계;
    상기 제3절연막을 적층한 후 평탄화하고 상기 제3절연막상에 상기 제1 비아홀과 대응하는 제2 비아홀을 형성하는 단계; 및
    상기 기판상에 제5 금속층을 증착한 후 평탄화하여 상기 제2비아 홀을 매립하고 패터닝하여 상기 제1 금속 패턴과 전기적으로 연결된 제5 금속 패턴을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  2. 제 1항에 있어서,
    상기 제1유전막은 PECVD를 이용하여 SiO2, SiON 또는 SiN를 형성함을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  3. 제 1항에 있어서,
    상기 제1유전막은 500 내지 1000Å의 두께임을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  4. 제 1항에 있어서,
    상기 제3금속층 및 제5금속층은 Ti/TiN/Al_Cu/Ti/TiN으로 이루어진 복함층임을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  5. 제 1항에 있어서,
    상기 제2유전막은 SiO2, SiON, SiN 또는 SiN/SiON을 사용하며 500 내지 1000Å의 두께임을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  6. 제 1항에 있어서,
    상기 제4금속층은 Ti/TiN 복합 금속막을 사용하며 1500 내지 2000Å의 두께임을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
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