KR100668957B1 - 엠아이엠 캐패시터 제조 방법 - Google Patents

엠아이엠 캐패시터 제조 방법 Download PDF

Info

Publication number
KR100668957B1
KR100668957B1 KR1020030101605A KR20030101605A KR100668957B1 KR 100668957 B1 KR100668957 B1 KR 100668957B1 KR 1020030101605 A KR1020030101605 A KR 1020030101605A KR 20030101605 A KR20030101605 A KR 20030101605A KR 100668957 B1 KR100668957 B1 KR 100668957B1
Authority
KR
South Korea
Prior art keywords
metal layer
layer
forming
substrate
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020030101605A
Other languages
English (en)
Other versions
KR20050070962A (ko
Inventor
김영필
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020030101605A priority Critical patent/KR100668957B1/ko
Priority to US11/027,838 priority patent/US7235453B2/en
Publication of KR20050070962A publication Critical patent/KR20050070962A/ko
Application granted granted Critical
Publication of KR100668957B1 publication Critical patent/KR100668957B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 캐패시터를 2중 스택 구조로 형성하여 캐패시터의 면적을 증가시킴으로써, 동일한 면적 내에서 높은 캐패시턴스를 확보 할 수 있는 MIM 캐패시턴스를 갖는 반도체 제조 방법에 관한 것이다.
본 발명의 엠아이엠 캐패시터 제조 방법은 소정의 소자가 형성된 기판상에 제1절연막 및 제1금속층을 형성한 후 제1금속층을 패터닝하고, 제2절연막을 형성한 후 평탄화하는 단계; 상기 제2절연막을 식각하여 트렌치를 형성하는 단계; 상기 기판상에 제2금속층을 형성하고 평탄화한 후 제1유전막을 형성하는 단계; 상기 기판상에 비아 홀을 형성하는 단계; 상기 기판상에 금속층을 증착한 후 평탄화하여 비아 홀을 매립하고 제3금속층을 형성하는 단계; 상기 기판상에 제2유전막 및 제4금속층을 적층하고, 제4금속층 및 제2유전막을 패터닝하는 단계; 상기 제2유전막 및 제3금속층을 패터닝하는 단계; 상기 기판상에 제3절연막을 적층한 후 평탄화하고 상기 제3절연막상에 제2비아홀을 형성하는 단계; 및 상기 기판상에 금속층을 증착한 후 평탄화하여 상기 제2비아 홀을 매립하고 패터닝하여 제5금속층을 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 엠아이엠 캐패시터 제조 방법은 종래의 일반 로직부 형성 공정을 이용하여 이중 스택 구조를 갖는 MIM 캐패시터를 형성함으로써, 단위 평면 면적 내에서 캐패시터의 유효면적을 증가시켜, 종래 기술 대비 2 내지 3배 이상의 캐패시턴스를 확보 할 수 있는 반도체 장치의 제조방법을 제공하는 효과가 있다.
캐패시터

Description

엠아이엠 캐패시터 제조 방법{Method for fabricating MIM capacitor}
도 1a 내지 도 1f는 종래기술에 의한 캐패시터의 제조 방법의 공정 단면도.
도 2a 내지 도 2i는 본 발명에 따른 캐패시터의 제조 방법의 공정 단면도.
본 발명은 엠아이엠 캐패시터 제조 방법에 관한 것으로, 보다 자세하게는 종래의 일반 로직부 형성 공정을 이용하여 이중 스택 구조를 갖는 MIM 캐패시터를 형성하는 반도체 제조 방법에 관한 것이다.
도 1a 내지 도 1f는 종래기술에 의한 캐패시터의 제조 방법의 공정 단면도이다.
먼저, 도 1a는 반도체 기판상에 제1도전층 및 절연막 형성 공정을 나타낸다. 도에서 보는 바와 같이 통상적인 방법으로 반도체 소자의 FEOL 공정이 완료된 반도체 기판상에 하부 소자와의 절연을 위한 제1절연막(1)의 적층 및 평탄화 공정을 완료 한 후, 상기 결과물에 제1금속층(2) 을 적층하고 사진 및 식각 공정을 통하여 패터닝을 한다. 상기 결과물에 제2절연막(3)을 적층한 후 CMP 등을 이용하여 평탄화한다.
다음, 도 1b는 비아홀 형성 및 제2 금속층 적층 공정을 나타낸다. 도에서 보는 바와 같이 상기 형성된 기판 사진 및 식각 공정을 이용하여 제1금속층상에 비아 홀(5)이 형성되도록 제2절연막을 식각한다. 상기 기판상에 금속물을 적층한 후 평탄화를 하여 비아 홀을 매립한 후 제2금속층(6)을 적층한다. 상기 제2금속층은 후에 캐패시터의 하부 전극으로 사용한다. 상기 제2금속층은 Ti/TiN/Al_CU/Ti/TiN 등으로 이루어진 복합층으로 형성한다.
다음, 도 1c는 캐패시터의 유전막 및 상부 전극층을 적층한 것을 나타낸다. 도에서 보는 바와 같이 기판상에 캐패시터의 유전층으로 사용되어질 유전막(7) 및 캐패시터의 상부 전극으로 사용되어질 제3금속층(8)을 적층한다. 상기 유전막은 PECVD로 형성한 SiN막을 500 내지 1000Å을 형성한다. 상기 기판상에 상부 전극으로 사용되어질 제3금속층을 적층한다. 상기 제3금속층은 Ti/TiN 으로이루어진 복합물을 사용한다.
다음, 도 1d는 캐패시터의 상부 전극을 패터닝한 것을 나타낸다. 도에서 보는 바와 같이 기판상에 포토레지스트(9)를 적층한 후 사진공정을 이용하여 상부 전극을 패터닝하고 그 결과물을 식각공정을 통하여 제3금속층을 식각한다.
다음, 도 1e는 캐패시터의 하부 전극을 패터닝한 것을 나타낸다. 도에서 보는 바와 같이 포토레지스트가 제거된 도 1d의 결과물 상에 다음 포토레지스트(10)를 적층한 후 사진공정을 이용하여 하부 전극이 될 부분을 패터닝하고 그 결과물을 식각 공정을 통하여 하부전극이 될 제2금속층을 식각한다.
다음 도 1f는 캐패시터의 상, 하부 전극의 배선공정을 완료한 것을 나타낸다. 도에서 보는 바와 같이 포토레지스트가 제거된 도 1e의 결과물 상에 배선 층간 제3절연막(11)을 적층하고 사진 식각 공정을 통하여 상, 하부 전극의 비아홀(12)을 형성 한 후 후속 배선(13) 공정을 완료한다.
그러나, 상기와 같은 종래의 캐패시터 제조 방법은 캐패시터의 크기가 적어 원하는 캐패시턴스를 얻을 수 없다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 캐패시터를 2중 스택 구조로 형성하여 캐패시터의 면적을 증가시킴으로써, 동일한 면적 내에서 높은 캐패시턴스를 확보할 수 있는 MIM 캐패시턴스를 갖는 반도체 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 제1절연막 및 제1금속층을 형성한 후 제1금속층을 패터닝하고, 제2절연막을 형성한 후 평탄화하는 단계; 상기 제2절연막을 식각하여 트렌치를 형성하는 단계; 상기 기판상에 제2금속층을 형성하고 평탄화한 후 제1유전막을 형성하는 단계; 상기 기판상에 비아 홀을 형성하는 단계; 상기 기판상에 금속층을 증착한 후 평탄화하여 비아 홀을 매립하고 제3금속층을 형성하는 단계; 상기 기판상에 제2유전막 및 제4금속층을 적층하고, 제4금속층 및 제2유전막을 패터닝하는 단계; 상기 제2유전막 및 제3금속층을 패터닝하는 단계; 상기 기판상에 제3절연막을 적층한 후 평탄화하고 상기 제3절연막상에 제2비아홀을 형성하는 단계; 및 상기 기판상에 금속층을 증착한 후 평탄화하여 상기 제2비아 홀을 매립하고 패터닝하여 제5금속층을 형성하는 단계를 포함하여 이루어진 엠아이엠 캐패시터 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2i는 본 발명에 따른 캐패시터의 제조 방법의 공정 단면도이다.
먼저, 도 2a는 소정의 소자가 형성된 기판상에 제1절연막 및 제1금속층을 형성한 후 제1금속층을 패터닝하고, 제2절연막을 형성한 후 평탄화하는 단계이다. 도에서 보는 바와 같이 통상적인 방법으로 반도체 소자의 FEOL 공정이 완료된 반도체 기판상에 하부 소자와의 절연을 위한 제1절연막(21)의 적층 및 평탄화 공정을 완료 한 후, 상기 제1절연막상부에 제1금속층(22) 을 적층하고 사진 및 식각 공정을 통하여 패터닝을 한다. 상기 기판상에 제2절연막(23) 을 적층한 후 CMP 등을 이용하여 평탄화한다.
다음, 도 2b는 상기 제2절연막을 식각하여 트렌치를 형성하는 단계이다, 도에서 보는 바와 같이 상기 제2절연막 상부에 포토레지스트(24)를 적층하고 패터닝 한 후, 상기 포토레지스트 패턴을 이용하여 상기 제2절연막을 식각하여 트렌치(25)를 형성한다. 이때 상기 트렌치의 하부는 제1금속층의 표면을 노출시킨다.
다음, 도 2c는 상기 기판상에 제2금속층을 형성하고 평탄화한 후 제1유전막을 형성하는 단계이다. 도에서 보는 바와 같이 상기 포토레지스트 패턴을 제거하고 제2금속층(26)을 적층한 후 CMP를 이용한 평탄화 공정을 실시하여 트렌치 내부에만 남도록 한다. 상기 제2금속층은 Ti/TiN 복합막으로 이루어지며 캐패시터의 하부 기판으로 사용하는 것으로, 실제 제1금속층만으로도 하부 기판 형성이 가능하나, 캐패시터의 유효 면적을 늘리기 위해서 사용하는 것의 실시예라고 할 수 있다. 이어서 상기 기판상에 제1유전막(27)을 적층한다. 상기 제1유전막은 PECVD를 이용하여 SiO2, SiON 또는 SiN 등을 사용하며, 특히 누설전류를 줄이기 위해 SiN/SiON 복합층을 많이 사용한다. 상기 제1유전막의 두께는 500 내지 1000Å이 적당하다.
다음, 도 2d는 상기 기판상에 비아 홀을 형성하는 단계이다. 도에서 보는 바와 같이 기판상에 포토레지스트를 적층한 후 사진 공정을 통하여 형성된 포토레지스트 패턴(28)을 이용하여 비아 홀(29)을 식각한다.
다음, 도 2e는 상기 기판상에 금속층을 증착한 후 평탄화하여 비아 홀을 매립하고 제3금속층을 형성하는 단계이다. 도에서 보는 바와 같이 상기 금속물을 적층한 후 CMP 공정을 이용한 평탄화공정을 통하여 비아 홀 및 트렌치를 매립(30)한 후, 그 결과물상에 제3금속층(31)을 적층한다. 상기 제3금속층은 통상 Ti/TiN/Al_Cu/Ti/TiN 등으로 이루어진 복합층으로 형성한다.
다음, 도 2f는 상기 기판상에 제2유전막 및 제4금속층을 적층하고, 제4금속층을 패터닝하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 제2유전막(32) 및 제4금속층(33)을 순차적으로 적층하고, 그 결과물상에 포토레지스트(34)를 적층한 후 사진 및 식각 공정을 이용하여 제4금속층을 식각한다. 상기 제2유전막은 SiO2, SiON 또는 SiN 등을 사용하며, 특히 누설전류를 줄이기 위해 SiN/SiON 복합층을 많이 사용한다. 상기 제2유전막의 두께는 500 내지 1000Å이 바람직하다. 상기 제4금속층은 Ti/TiN 복합 금속막을 사용하며 통상 1500 내지 2000Å 전후의 두께를 사용하는 것이 바람직하다.
다음, 도 2g는 상기 제2유전막 및 제3금속층을 패터닝하는 단계이다. 도에서 보는 바와 같이 제4 금속층(33)을 패터닝하기 위한 포토레지스트(34)를 제거한 후새로 포토레지스트(35)를 형성 및 사진공정을 이용하여 캐패시터가 될 부분을 패터닝하고, 포토레지스트(35)를 마스크로 이용하는 식각공정을 통하여 제2유전막(32) 및 제3금속층(31)을 차례로 식각한다.
다음, 도 2h는 상기 기판상에 제3절연막을 적층한 후 평탄화하고 상기 제3절연막상에 제2비아홀을 형성하는 단계이다. 도에서 보는 바와 같이 상기 기판상 제3절연막(36)을 적층한 후 평탄화 한다. 상기 절연막은 TEOS 산화막을 사용할 수 있으나 제2절연막과 동일한 절연막을 사용하는 것이 좋다. 제3절연막을 식각하여 제2비아 홀(37)을 형성한다. 상기 제2비아 홀은 캐패시터의 하부 전극 및 중간 전극 뿐만 아니라 하부 전극과도 연결되도록 형성되어야 한다.
다음, 도 2i는 상기 기판상에 금속층을 증착한 후 평탄화하여 상기 제2비아 홀을 매립하고 패터닝하여 제5금속층을 형성하는 단계이다. 도에서 보는 바와 같이 금속물을 적층한 후 CMP를 이용한 평탄화 공정을 통하여 비아홀을 매립(38)하고 패터닝하여 제5금속층(39)형성한다. 상기 제5 금속층은 통상 Ti/TiN/Al_Cu/Ti/TiN 등으로 이루어진 복합층으로 형성한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 엠아이엠 캐패시터 제조 방법은 캐패시터를 2중 스택 구조로 형성하여 캐패시터의 면적을 증가시킴으로써, 동일한 면적 내에서 높은 캐패시턴스를 확보 할 수 있는 MIM 캐패시턴스를 갖는 반도체 제조 방법을 제공하는 효과가 있다.

Claims (6)

  1. 엠아이엠 캐패시터 제조 방법에 있어서,
    소정의 소자가 형성된 기판상에 제1절연막 및 제1금속층을 형성한 후 제1금속층을 패터닝하고, 제2절연막을 형성한 후 평탄화하여 제1 금속 패턴을 형성하는 단계;
    상기 제2절연막을 식각하여 상기 제1 금속 패턴을 노출하는 트렌치를 형성하는 단계;
    상기 기판상에 제2금속층을 형성하고 평탄화하여 상기 트렌치 내부에 상기 제1 금속 패턴과 전기적으로 연결된 제2 금속 패턴을 형성하는 단계;
    상기 제2 금속 패턴을 덮는 제1유전막을 형성하는 단계;
    상기 기판상에 상기 제1 금속 패턴을 노출하는 제1비아 홀을 형성하는 단계;
    상기 기판상에 금속층을 증착한 후 평탄화하여 제1 비아 홀을 매립하고 제3금속층을 형성하는 단계;
    상기 제3 금속층 상에 제2유전막 및 제4금속층을 형성하고, 상기 제4금속층 을 패터닝하여 제4 금속 패턴을 형성하는 단계;
    상기 제2유전막 및 제3금속층을 패터닝하여 제3 금속 패턴을 형성하는 단계;
    상기 제3절연막을 적층한 후 평탄화하고 상기 제3절연막상에 상기 제1 비아홀과 대응하는 제2 비아홀을 형성하는 단계; 및
    상기 기판상에 제5 금속층을 증착한 후 평탄화하여 상기 제2비아 홀을 매립하고 패터닝하여 상기 제1 금속 패턴과 전기적으로 연결된 제5 금속 패턴을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  2. 제 1항에 있어서,
    상기 제1유전막은 PECVD를 이용하여 SiO2, SiON 또는 SiN를 형성함을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  3. 제 1항에 있어서,
    상기 제1유전막은 500 내지 1000Å의 두께임을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  4. 제 1항에 있어서,
    상기 제3금속층 및 제5금속층은 Ti/TiN/Al_Cu/Ti/TiN으로 이루어진 복함층임을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  5. 제 1항에 있어서,
    상기 제2유전막은 SiO2, SiON, SiN 또는 SiN/SiON을 사용하며 500 내지 1000Å의 두께임을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  6. 제 1항에 있어서,
    상기 제4금속층은 Ti/TiN 복합 금속막을 사용하며 1500 내지 2000Å의 두께임을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
KR1020030101605A 2003-12-31 2003-12-31 엠아이엠 캐패시터 제조 방법 Expired - Fee Related KR100668957B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030101605A KR100668957B1 (ko) 2003-12-31 2003-12-31 엠아이엠 캐패시터 제조 방법
US11/027,838 US7235453B2 (en) 2003-12-31 2004-12-29 Method of fabricating MIM capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030101605A KR100668957B1 (ko) 2003-12-31 2003-12-31 엠아이엠 캐패시터 제조 방법

Publications (2)

Publication Number Publication Date
KR20050070962A KR20050070962A (ko) 2005-07-07
KR100668957B1 true KR100668957B1 (ko) 2007-01-12

Family

ID=34698892

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030101605A Expired - Fee Related KR100668957B1 (ko) 2003-12-31 2003-12-31 엠아이엠 캐패시터 제조 방법

Country Status (2)

Country Link
US (1) US7235453B2 (ko)
KR (1) KR100668957B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8853821B2 (en) 2011-11-29 2014-10-07 Electronics And Telecommunications Research Institute Vertical capacitors and methods of forming the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897824B1 (ko) * 2007-08-29 2009-05-18 주식회사 동부하이텍 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법
US20090085085A1 (en) * 2007-10-01 2009-04-02 James Chyi Lai Dram cell with capacitor in the metal layer
JPWO2009122496A1 (ja) * 2008-03-31 2011-07-28 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN102446915B (zh) * 2011-09-08 2013-09-11 上海华力微电子有限公司 一种金属—绝缘层—金属电容结构的制造工艺
US9142607B2 (en) 2012-02-23 2015-09-22 Freescale Semiconductor, Inc. Metal-insulator-metal capacitor
US8981466B2 (en) 2013-03-11 2015-03-17 International Business Machines Corporation Multilayer dielectric structures for semiconductor nano-devices
US10476481B2 (en) * 2016-08-08 2019-11-12 Qorvo Us, Inc. Acoustic filtering circuitry including capacitor
US9929722B1 (en) * 2017-01-30 2018-03-27 International Business Machines Corporation Wire capacitor for transmitting AC signals
DE102018107387B4 (de) 2017-09-28 2022-08-25 Taiwan Semiconductor Manufacturing Co. Ltd. Metall-isolator-metall-kondensatorstruktur mit hoher kapazität und verfahren zu deren herstellung
US10658455B2 (en) * 2017-09-28 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal insulator metal capacitor structure having high capacitance
US11769793B2 (en) * 2021-09-10 2023-09-26 Microchip Technology Incorporated Metal-insulator-metal (MIM) capacitor module

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2755243B2 (ja) 1996-01-23 1998-05-20 日本電気株式会社 半導体記憶装置およびその製造方法
KR100587048B1 (ko) 2000-06-01 2006-06-07 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
US6528366B1 (en) 2001-03-01 2003-03-04 Taiwan Semiconductor Manufacturing Company Fabrication methods of vertical metal-insulator-metal (MIM) capacitor for advanced embedded DRAM applications
US6387775B1 (en) 2001-04-16 2002-05-14 Taiwan Semiconductor Manufacturing Company Fabrication of MIM capacitor in copper damascene process
US6646323B2 (en) * 2001-05-04 2003-11-11 Texas Instruments Incorporated Zero mask high density metal/insulator/metal capacitor
US6426250B1 (en) 2001-05-24 2002-07-30 Taiwan Semiconductor Manufacturing Company High density stacked MIM capacitor structure
JP2003264235A (ja) * 2002-03-08 2003-09-19 Fujitsu Ltd 半導体装置及びその製造方法
KR100478480B1 (ko) 2002-07-30 2005-03-28 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US6916722B2 (en) * 2002-12-02 2005-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate high reliable metal capacitor within copper back-end process
JP3842745B2 (ja) * 2003-02-28 2006-11-08 株式会社東芝 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8853821B2 (en) 2011-11-29 2014-10-07 Electronics And Telecommunications Research Institute Vertical capacitors and methods of forming the same

Also Published As

Publication number Publication date
US20050142851A1 (en) 2005-06-30
KR20050070962A (ko) 2005-07-07
US7235453B2 (en) 2007-06-26

Similar Documents

Publication Publication Date Title
KR100668957B1 (ko) 엠아이엠 캐패시터 제조 방법
KR100267093B1 (ko) 박막커패시터및그제조방법
KR20050071035A (ko) 반도체 장치의 캐패시터 및 그의 제조 방법
JP2001230388A (ja) 半導体装置の製造方法
KR100727711B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 형성 방법
JP2007036181A (ja) 半導体素子の形成方法
KR100634000B1 (ko) 엠아이엠 캐패시터 형성 방법
KR100370131B1 (ko) Ｍｉｍ 캐패시터 및 그의 제조방법
KR20030002604A (ko) 엠아이엠 캐패시터 형성방법
KR100644525B1 (ko) 반도체 소자의 금속-절연체-금속 커패시터의 제조 방법
JP2001111008A (ja) 積層型キャパシターを備える半導体装置の製造方法
KR20040009749A (ko) 반도체 소자의 제조방법
KR100569571B1 (ko) 반도체 소자 제조 방법
KR100449253B1 (ko) 커패시터 제조방법
KR100607662B1 (ko) 메탈 절연체 메탈 커패시터 형성방법
KR100720518B1 (ko) 반도체 소자 및 그 제조방법
KR100688761B1 (ko) 반도체의 금속배선 형성방법
KR20030002598A (ko) 엠아이엠 캐패시터 형성방법
KR100778852B1 (ko) 반도체 소자 및 그 제조방법
KR100579858B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100340900B1 (ko) 반도체장치의 제조방법
KR100195248B1 (ko) 반도체용 배선의 형성방법
KR100866684B1 (ko) Ｍｉｍ 커패시터를 갖는 반도체 소자 제조 방법
KR100524917B1 (ko) 반도체 소자의 금속 배선간 절연막 및 그 형성방법
KR20070069370A (ko) 금속-절연체-금속 구조의 커패시터를 제조하는 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20031231

PA0201 Request for examination
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20050307

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20051129

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060525

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20061228

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070108

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070108

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20091224

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20101222

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20111220

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20111220

Start annual number: 6

End annual number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20131209