KR100634000B1 - 엠아이엠 캐패시터 형성 방법 - Google Patents

Abstract

본 발명은 이중 스택 구조로 된 MIM 캐패시터를 형성하되 마스크의 수를 줄여 제조 원가를 절감시킬 수 있는 반도체 제조방법에 관한 것이다.

본 발명의 엠아이엠 캐패시터 형성 방법은 소정의 소자가 형성된 기판상에 제1절연막, 제1도전층, 제1유전막, 제2도전층, 제2유전막, 제3도전층 및 제2절연막을 형성하는 단계; 사진 및 식각 공정으로 제2절연막, 제3도전층 및 제2유전막을 패터닝하는 단계; 상기 기판상에 제3절연막을 형성하고, 등방성 식각하여 제3도전층 측벽에 제3절연막 스페이서를 형성하는 단계; 상기 제3절연막 스페이서를 마스크로 하여 제2도전층을 식각하고 사진 및 식각 공정을 통하여 제1도전층 및 제1절연막을 패터닝하는 단계; 및 상기 기판상에 제4절연막을 적층한 후 평탄화하고 사진 및 식각 공정을 통하여 비아 홀을 형성한 후 제4도전층을 형성하고 평탄화 공정을 통하여 비아 홀을 매립한 후 제5도전체를 증착하고 패터닝하여 배선 공정을 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.

따라서, 본 발명의 엠아이엠 캐패시터 형성 방법은 반도체 집적도를 증가됨에 따라 요구되어지는 고용량의 MIM 캐패시터를 구현하기 위한 이중 스택 구조를 갖는 반도체 제조 공정에 있어서, 3회의 사진 공정이 필요하나 본 발명에 의해 2회의 사진 공정만으로 이중 스택 구조를 실현함으로써, 비용 절감효과를 가져올 뿐만 아니라, 공정 회수 감소에 의한 수율 향상을 기대 할 수 있는 MIM 캐패시터 를 구비하는 반도체 장치의 제조방법을 제공하는 효과가 있다.

이중 스택 구조, 캐패시터

Description

엠아이엠 캐패시터 형성 방법{Method for fabricating MIM capacitor}

도 1a 내지 도 1e는 종래기술에 의한 캐패시터 형성 방법의 공정 단면도.

도 2a 내지 도 2e는 본 발명에 의한 캐패시터 형성 방법의 공정 단면도.

본 발명은 엠아이엠 캐패시터 형성 방법에 관한 것으로, 보다 자세하게는 2회의 사진 공정만으로 이중 스택 구조를 갖는 캐패시터 제조 방법에 관한 것이다.

낮은 VCC(Voltage Coefficient for Capacitor) 및 TCC(Temperature Coefficient for Capacitor) 실현이라는 관점에서 PIP(poly-insulator-poly, 이하 PIP) 구조로 형성되는 PIP 캐패시터 보다는 MIM(Metal-insulator-metal, 이하 MIM) 구조로 형성되는 MIM 캐패시터 구조를 많이 사용하고 있다. 그러나 이 구조는 전기적 특성은 유리하나 단위 면적당 캐패시턴스가 낮아 실제 응용시에는 많은 면적을 차지한다는 단점이 있다.

일부 연구단체나 학술지에는 이를 극복하기 위해 이중 스택 구조를 갖는 MIM 캐패시터 제조방법을 제시하고 있으며 이미 생산에도 적용하고 있는 곳도 있다. 이러한 이중 스택 구조의 MIM 캐패시터는 기존의 평면면적은 그대로 사용하면서 유효 캐패시터 면적을 증가 시키는 제조 방법이므로 차세대 MIM 캐패시터 구조로써 대두되고 있다.

도 1a 내지 도 1e는 종래기술에 캐패시터 형성 방법의 공정 단면도이다.

먼저, 도 1a는 반도체 기판상에 도전층 및 절연막들이 적층된 구조물을 나타낸다. 도에서 보는 바와 같이 통상적인 방법으로 반도체 소자의 FEOL 공정이 완료된 반도체 기판상에 하부 소자와의 절연을 위한 제1절연막(1)의 적층 및 평탄화 공정을 완료 한 후, 상기 결과물에 제1도전층(2), 제1유전막 (3), 제2도전층(4), 제2유전막(5), 제3도전층(6)을 각각 차례로 적층한다.

다음, 도 1b는 제3도전층 및 제2유전막의 패터닝 공정을 나타낸다. 도에서 보는 바와 같이 사진 공정을 통하여 MIM 캐패시터의 상부 전극을 형성하기 위한 포토레지스트 패턴(7)을 형성한 후, 식각 공정을 이용하여 제3도전층(6) 및 제2유전막(5)을 패터닝한다.

다음, 도 1c는 캐패시터 의 중간 전극층을 형성한 것을 나타낸다. 도에서 보는 바와 같이 상기 기판상에 제2의 포토레지스트를 적층한 후, 사진 공정을 통하여 MIM 캐패시터의 중간 전극을 형성하기 위한 제2의 포토레지스트 패턴(8)을 형성한 후 식각 공정을 이용하여, 제2도전층(4) 및 제1유전막(3)을 패터닝한다.

다음, 도 1d는 캐패시터의 하부 전극을 패터닝한 것을 나타낸다. 도에서 보는 바와 같이 상기 기판상에 제3의 포토레지스트를 적층한 후, 사진 공정을 이용하 여 MIM 캐패시터의 하부 전극을 형성하기 위한 제3의 포토레지스트 패턴(9)을 형성한 후 식각 공정을 이용하여, 제1도전층(2)을 패터닝한다.

다음, 도 1e는 캐패시터 상, 중, 하부 전극의 배선공정을 완료한 것을 나타낸다. 도에서 보는 바와 같이 상기 기판상에 배선 층간 제2 절연막(10)을 적층하고 평탄화한 후 사진 식각 공정을 통하여 상, 하부 전극의 비아홀(11)을 형성 한 후, 후속 배선(12) 공정을 완료한다.

이상의 예에서 종래 기술에 대해 설명 하였는데, 상기와 같은 방법으로 제조된 MIM 캐패시터의 경우, 종래의 단일 스택 구조에 비해 2배의 캐패시턴스를 얻을 수 있다. 그러나 도면을 통해서 살펴 보았듯 이중 스택 구조의 MIM 캐패시터를 구현하기 위해서는, 일반 로직 공정에서 사용하는 배선 공정을 빼더라도 2회 이상의 사진 공정이 필요하게 되어 생산 원가가 증가하게 된다는 단점이 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 2회의 사진 공정만으로 이중 스택 구조를 실현함으로써 2회의 사진 공정만으로 이중 스택 구조를 실현함으로써 되도록 하는 비용 절감효과를 가져올 뿐만 아니라, 공정 회수 감소에 의한 수율 향상을 기대 할 수 있는 MIM 캐패시터 를 구비하는 반도체 장치의 제조방법을 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적을 달성하기 위한 엠아이엠 캐패시터 형성 방법의 일 실시예는 소정의 소자가 형성된 기판상에 제1절연막, 제1도전층, 제1유전막, 제2도전층, 제2유전막, 제3도전층 및 제2절연막을 형성하는 단계; 사진 및 식각 공정으로 제2절연막, 제3도전층 및 제2유전막을 패터닝하는 단계; 상기 기판상에 제3절연막을 형성하고, 등방성 식각하여 제3도전층 측벽에 제3절연막 스페이서를 형성하는 단계; 상기 제3절연막 스페이서를 마스크로 하여 제2도전층을 식각하고, 사진 및 식각 공정을 통하여 제 1 유전막, 제 1도전층 및 제1절연막을 패터닝하는 단계; 및 상기 기판상에 제4절연막을 적층한 후 평탄화하고 사진 및 식각 공정을 통하여 비아 홀을 형성한 후 제4도전층을 형성하고 평탄화 공정을 통하여 비아 홀을 매립한 후 제5도전체를 증착하고 패터닝하여 배선 공정을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
또한, 본 발명의 상기 목적을 달성하기 위한 엠아이엠 캐패시터 형성 방법의 다른 실시예는, 소정의 소자가 형성된 기판상에 제1절연막, 제1도전층, 제1유전막, 제2도전층, 제2유전막, 제3도전층 및 제2절연막을 형성하는 단계; 사진 및 식각 공정으로 제2절연막, 제3도전층 및 제2유전막을 패터닝하는 단계; 상기 기판상에 제3절연막을 형성하고, 등방성 식각하여 제3도전층 측벽에 제3절연막 스페이서를 형성하는 단계; 상기 제3절연막 스페이서를 마스크로 하여 제2도전층 및 제 1 유전막을 식각하고, 사진 및 식각 공정을 통하여 제 1도전층 및 제1절연막을 패터닝하는 단계; 및 상기 기판상에 제4절연막을 적층한 후 평탄화하고 사진 및 식각 공정을 통하여 비아 홀을 형성한 후 제4도전층을 형성하고 평탄화 공정을 통하여 비아 홀을 매립한 후 제5도전체를 증착하고 패터닝하여 배선 공정을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

도 2a 내지 도 2e는 본 발명에 의한캐패시터 형성 방법의 공정 단면도이다.

먼저, 도 2a는 소정의 소자가 형성된 기판상에 제1절연막, 제1도전층, 제1유전막, 제2도전층, 제2유전막, 제3도전층 및 제2절연막을 형성하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판상에 하부 소자와의 절연을 위한 제1절연막(21)의 적층 및 평탄화 공정을 완료한 후, 상기 결과물에 제1도전층(22), 제1유전막(23), 제2도전층(24), 제2유전막(25), 제3도전층(26) 및 제2절연막(27)을 순차적으로 형성한다. 상기 제1도전층은 Ti/TiN/Al-Cu/Ti/TiN의 복합물을 사용하며 일반적인 로직 공정에서의 n번째 배선으로 사용한다, 상기 제1유전막 및 제2유전막은 SiO₂, SiON 또는 SiN 등을 사용하며, 특히 누설전류를 줄이기 위해 SiN/SiON 복합층을 많이 사용하며, 상기 유전막의 두께는 500 내지 1000Å이 적당하다. 상기 제2절연막은 SiN을 사용할 수도 있으나 후속 공정의 식각 선택비를 고려, SiH₄-산화막 또는 TEOS 산화막이 바람직하다.

다음, 도 2b는 사진 및 식각 공정으로 상기 제2절연막, 제3도전층 및 제2유전막을 패터닝하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 포토레지스트를 적층하고 패터닝한 포토레지스트 패턴(28)을 이용하여 제2절연막(27) 및 캐패시터의 상부 전극층과 제2유전막(25)을 식각한다.

다음, 도 2c는 상기 기판상에 제3절연막을 형성하고, 등방성 식각하여 제3도전층 측벽에 제3절연막 스페이서를 형성하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 제3절연막을 적층한 후 등방성 식각을 이용하여 상부 전극 측벽에 제3절연막의 스페이서(29)를 형성한다. 제3절연막 스페이서를 마스크로 사용하여 중간 도전층인 제2도전층(24)를 식각한다. 이때 제1유전막(23)은 동시 식각할 수 있으나 본 실시예에서는 식각하지 않는 것으로 도시하였다.

다음, 도 2d는 상기 제3절연막 스페이서를 마스크로 하여 제2도전층을 식각하고 사진 및 식각 공정을 통하여 제1도전층 및 제1절연막을 패터닝하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 포토레지스트를 적층한 후, 사진공정을 이용하여 MIM 캐패시터의 하부 전극을 형성하기 위한 제2의 레지스트 패턴(30)을 형성 한 후 식각 공정을 이용하여, 제1유전막(23) 및 제1도전층(22)을 패터닝한다.

다음, 도 2e는 상기 기판상에 제4절연막을 적층한 후 평탄화하고 사진 및 식각 공정을 통하여 비아 홀을 형성한 후 제4도전층을 형성하고 평탄화 공정을 통하여 비아 홀을 매립한 후 제5도전체를 증착하고 패터닝하여 배선 공정을 형성하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 제4절연막(31)을 적층하고 평탄화한 후 사진 식각 공정을 통하여 상, 하부 전극의 비아홀을 형성하고 제4도전층으로 비아 홀을 매립(32)하고, 제5도전체를 형성한 후 패터닝하여 금속 배선(33)을 형성한다.

상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.

따라서, 본 발명의 엠아이엠 캐패시터 형성 방법은 종래의 3회의 사진 공정 대신 2회의 사진 공정만으로 이중 스택 구조를 실현함으로써, 비용 절감효과를 가져올 뿐만 아니라, 공정 회수 감소에 의한 수율 향상을 기대 할 수 있는 MIM 캐패시터 를 구비하는 반도체 장치의 제조방법을 제공하는 효과가 있다.

Claims (5)

1. 엠아이엠 캐패시터 형성 방법에 있어서,

   소정의 소자가 형성된 기판상에 제1절연막, 제1도전층, 제1유전막, 제2도전층, 제2유전막, 제3도전층 및 제2절연막을 형성하는 단계;

   사진 및 식각 공정으로 제2절연막, 제3도전층 및 제2유전막을 패터닝하는 단계;

   상기 기판상에 제3절연막을 형성하고, 등방성 식각하여 제3도전층 측벽에 제3절연막 스페이서를 형성하는 단계;

   상기 제3절연막 스페이서를 마스크로 하여 제2도전층을 식각하고, 사진 및 식각 공정을 통하여 제 1 유전막, 제 1도전층 및 제1절연막을 패터닝하는 단계; 및

   상기 기판상에 제4절연막을 적층한 후 평탄화하고 사진 및 식각 공정을 통하여 비아 홀을 형성한 후 제4도전층을 형성하고 평탄화 공정을 통하여 비아 홀을 매립한 후 제5도전체를 증착하고 패터닝하여 배선 공정을 형성하는 단계

   를 포함하여 이루어짐을 특징으로 하는 엠아이엠 캐패시터 형성 방법.
2. 엠아이엠 캐패시터 형성 방법에 있어서,

   소정의 소자가 형성된 기판상에 제1절연막, 제1도전층, 제1유전막, 제2도전층, 제2유전막, 제3도전층 및 제2절연막을 형성하는 단계;

   사진 및 식각 공정으로 제2절연막, 제3도전층 및 제2유전막을 패터닝하는 단계;

   상기 기판상에 제3절연막을 형성하고, 등방성 식각하여 제3도전층 측벽에 제3절연막 스페이서를 형성하는 단계;

   상기 제3절연막 스페이서를 마스크로 하여 제2도전층 및 제 1 유전막을 식각하고, 사진 및 식각 공정을 통하여 제 1도전층 및 제1절연막을 패터닝하는 단계; 및

   상기 기판상에 제4절연막을 적층한 후 평탄화하고 사진 및 식각 공정을 통하여 비아 홀을 형성한 후 제4도전층을 형성하고 평탄화 공정을 통하여 비아 홀을 매립한 후 제5도전체를 증착하고 패터닝하여 배선 공정을 형성하는 단계

   를 포함하여 이루어짐을 특징으로 하는 엠아이엠 캐패시터 형성 방법.
3. 제 1항 또는 2항에 있어서,

   상기 제1도전층은 Ti/TiN/Al-Cu/Ti/TiN의 복합물을 사용함을 특징으로 하는 엠아이엠 캐패시터 형성 방법.
4. 제 1항 또는 2항에 있어서,

   상기 제1유전막 및 제2유전막은 SiO₂, SiON, SiN 또는 SiN/SiON 복합층을 사용하고 500 내지 1000Å의 두께임을 특징으로 하는 엠아이엠 캐패시터 형성 방법.
5. 제 1항 또는 2항에 있어서,

   상기 제2절연막은 SiN, SiH4-산화막 또는 TEOS 산화막인 것을 특징으로 하는 엠아이엠 캐패시터 형성 방법.

Images