KR100977924B1 - 적층형의 고집적도 ｍｉｍ 커패시터 구조 및 ｍｉｍ 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 MIM 커패시터 구조 및 MIM 커패시터 제조방법에 관한 것으로, 더욱 상세하게는 CMOS 제조 공정을 적용한 적층형의 고집적도 MIM 커패시터 구조 및 MIM 커패시터 제조방법에 관한 것이다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 적층형의 고집적도 MIM 커패시터 제조방법은 반도체 기판 상의 하부절연막 위에 제1 금속층, 제1 유전층, 제2 금속층, 제2 유전층 및 제3 금속층을 순차로 증착시키는 제1 단계; 1차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제3 금속층을 패터닝하는 제2 단계; 2차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제2 유전층 및 상기 제2 금속층을 패터닝하는 제3 단계; 3차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제1 유전층 및 상기 제1 금속층을 패터닝하는 제4 단계; 그리고 상부절연막을 증착하고 평탄화하고나서 상부 금속 배선을 형성하는 제5 단계;를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 적층형의 고집적도 MIM 커패시터 구조 및 MIM 커패시터 제조방법에 의하면 적층형 구조의 MIM 커패시터를 형성함으로써 4fF/㎛2 정도의 커패시턴스를 구현할 수 있는 효과가 있다.
MIM 커패시터, 구리 상감법, 커패시턴스, 적층형(stacked)
Description
본 발명은 MIM 커패시터 구조 및 MIM 커패시터 제조방법에 관한 것으로, 더욱 상세하게는 CMOS 제조 공정을 적용한 적층형의 고집적도 MIM 커패시터 구조 및 MIM 커패시터 제조방법에 관한 것이다.
일반적으로 안정적인 특성을 요구하는 CMOS 로직 소자에 적용되는 아날로그 커패시터(analog capacitor)는 PIP(poly-insulator-poly), PIM(poly-insulator-metal), MIP(metal-insulator-poly), MIM(metal-insulator-metal, 이하 'MIM'이라 한다) 등 다양한 구조로 형성되며, A/D 컨버터나 스위칭 커패시터 필터 분야의 핵심 기술로서 응용되고 있다.
아날로그 커패시터가 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상·하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스 값(capacitance value)이 작아지는 단점이 있다.
또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하여 커패시턴스 값이 작아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다.
이를 해결하기 위해 커패시터의 구조를 MIS 내지 MIM 구조로 변경하게 되었는데, 그 중에서도 MIM 커패시터는 비저항이 작고 내부에 공핍층에 의한 기생 커패시턴스(parasitic capacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다.
도 1a 내지 도 1h는 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도이다.
첨부된 도 1a를 참조하면, 먼저 소정의 하부 구조물, 즉 반도체 기본 소자(도시되지 않음) 및 하부 금속배선(10)이 형성된 반도체 기판(1) 상에 확산방지막(20)을 증착시킨다. 이때 사용되는 확산방지막으로는 실리콘질화막(SiN)이 주로 사용된다.
첨부된 도 1b를 참조하면, 하부 도전층(30), 유전막(40), 상부 도전층(50), 식각 정지막(60)을 순차로 증착한다. 상기 하부 도전층(30)은 주로 Ti/TiN 복합막을 사용한다.
상기 유전막(40)은 절연파괴(breakdown) 및 누설전류(leakage current)에 강한 막으로서, 통상 실리콘질화막을 사용하며, 상기 상부 도전층(50)은 Ti/TiN 복합막을 사용한다. 상기 식각 정지막(etch stop layer)은 후속 식각공정에서 식각 정지막으로서 역할을 수행하여 통상 실리콘질화막을 사용한다.
첨부된 도 1c를 참조하면, 감광막(도시되지 않음)을 도포한 후 MIM 커패시터의 상부 전극의 포토리소그래피 공정 및 식각공정을 진행하여 상부 도전층(50)을 패터닝한다.
이후 감광막 스트립 공정을 진행하고나서 다시 감광막(도시되지 않음)을 도포한 후 MIM 커패시터의 하부 전극의 포토리소그래피 공정 및 식각공정을 진행하여 하부 도전층(30)을 패터닝한다.
첨부된 도 1d를 참조하면, 절연층(71, 72)을 증착하고 화학적기계적 연마(chemical-mechanical polish, 이하 'CMP'라 한다) 공정을 진행하여 평탄화한다. 이후 소정 두께의 절연층(73)을 추가로 증착할 수도 있다.
첨부된 도 1e를 참조하면, 상기 상부 전극(50)과 하부 전극(30)에 형성되는 콘택홀(81, 이하 '전극 비아콘택홀'라 한다)을 패터닝한다. 상기 전극 비아콘택홀의 형성은 포토리소그래피 공정 및 식각공정을 통해 형성되며, 이때 상기 유전막(40)과 상기 식각 정지막(60)은 정지막으로서 역할을 수행하며 전극 비아콘택홀(81) 하부에는 실리콘 질화막이 잔존하게 된다.
첨부된 도 1f를 참조하면, 상기 하부 금속배선(10), 즉 일반 로직영역의 금속배선 상에 비아콘택홀(82)을 형성한다. 상기 비아콘택홀(82) 형성은 포토리소그래피 공정 및 식각공정을 통해 형성되며, 이때 상기 확산방지막(20)은 식각 정지막으로서 역할을 수행하며 비아콘택홀 하부에는 실리콘질화막이 잔존하게 된다.
첨부된 도 1g를 참조하면, 금속배선을 위한 트랜치 패턴(83)을 형성한다. 이때 상기 비아콘택홀(82)과 전극 비아콘택홀(81)을 노볼락(nobolac, 도시되지 않음) 으로 막고나서 트랜치 포토리소그래피 공정 및 식각공정을 진행하여 상기 트랜치 패턴(83)을 형성한다.
첨부된 도 1h를 참조하면, 상기 비아콘택홀(82) 및 전극 비아콘택홀(81) 하부에 잔존하는 실리콘질화막을 제거한 후 배리어 메탈(barrier metal, 도시되지 않음) 및 구리 시드막(seed layer, 도시되지 않음)을 증착한다.
이후 전기화학적 도금(electro-chemical plating, 이하 'ECP'라 한다) 공정을 진행하여 구리막을 성장시키고나서 구리 CMP 공정을 진행하여 금속 배선(90)을 형성한다.
따라서 종래의 MIM 커패시터의 형성 공정에 의한 MIM 커패시터의 구조를 살펴보면, 상부 전극 및 하부 전극을 Ti/TiN막으로 형성하고 유전막으로는 PECVD(Plasma-enhanced chemical vapor deposition)방식으로 실리콘질화막을 형성하고 있으나, 종래의 MIM 커패시터의 구조로 4fF/㎛2 정도의 커패시턴스를 구현할 경우에는 유전막의 두께를 낮추는 방법을 이용하여 MIM 커패시터을 제작하게 된다.
이때 유전막의 두께를 낮추면 낮출수록 커패시터은 누설 전류가 증가하고 절연파괴 전압이 낮아지게 되어 MIM 커패시터의 특성은 저하가 되기 때문에 종래의 MIM 커패시터의 구조에서 약 2.2fF/㎛2(실리콘질화막의 두께 300Å에 해당) 이상의 MIM 커패시터 구현에는 한계가 있다.
또한 공정상 실리콘질화막의 웨이퍼 내의 두께 균일도(uniformity) 등에 의한 매칭(matching) 특성 및 웨이퍼 간(wafer to wafer)의 커패시턴스 변 이(capacitance variation)를 야기하는 문제점이 있다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 적층형 구조(stacked structure)의 MIM 커패시터를 형성함으로써 4fF/㎛2 정도의 커패시턴스를 구현할 수 있는 적층형의 고집적도 MIM 커패시터 구조 및 MIM 커패시터 제조방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 적층형의 고집적도 MIM 커패시터 제조방법은 반도체 기판 상의 하부절연막 위에 제1 금속층, 제1 유전층, 제2 금속층, 제2 유전층 및 제3 금속층을 순차로 증착시키는 제1 단계; 1차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제3 금속층을 패터닝하는 제2 단계; 2차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제2 유전층 및 상기 제2 금속층을 패터닝하는 제3 단계; 3차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제1 유전층 및 상기 제1 금속층을 패터닝하는 제4 단계; 그리고 상부절연막을 증착하고 평탄화하고나서 상부 금속 배선을 형성하는 제5 단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 제1 단계는 상기 제1 금속층, 상기 제2 금속층 또는 상기 제3 금 속층 중에서 어느 하나를 Ti/TiN막으로 사용하는 것을 특징으로 한다.
또한, 상기 Ti/TiN막은 450 ~ 550Å 두께의 Ti층 및 1400 ~ 1600Å 두께의 TiN층을 증착하는 것을 특징으로 한다.
또한, 상기 제1 단계는 상기 제1 유전층 또는 상기 제2 유전층 중에서 어느 하나를 실리콘질화막으로 사용하는 것을 특징으로 한다.
또한, 상기 실리콘질화막은 PECVD 방식에 의하여 250 ~ 350Å 두께로 증착하는 것을 특징으로 한다.
본 발명의 적층형의 고집적도 MIM 커패시터 구조는 제1 금속층, 제1 유전층, 제2 금속층, 제2 유전층 및 제3 금속층이 순차로 적층된 후 패터닝되어 형성된 구조에 있어서, 상기 제1 금속층 및 상기 제3 금속층을 연결하는 제1 금속배선 그리고 상기 제2 금속층을 연결하는 제2 금속배선을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층은 각각 450 ~ 550Å 두께의 Ti층 및 1400 ~ 1600Å 두께의 TiN층을 증착한 Ti/TiN막으로 이루어진 것을 특징으로 한다.
또한, 상기 제1 유전층 및 상기 제2 유전층은 각각 PECVD 방식에 의하여 250 ~ 350Å 두께를 증착한 실리콘질화막으로 이루어진 것을 특징으로 한다.
본 발명에 따른 적층형의 고집적도 MIM 커패시터 구조 및 MIM 커패시터 제조 방법에 의하면 적층형 구조의 MIM 커패시터를 형성함으로써 4fF/㎛2 정도의 커패시턴스를 구현할 수 있는 효과가 있다.
따라서 반도체 칩(chip) 내의 커패시터 면적의 감소로 동일한 성능(performance)을 유지하면서 칩의 면적을 감소시킬 수 있으며, 향후 이러한 구조의 커패시터를 사용하는 제품 설계자의 입장에서는 설계 마진(margin)을 넓힐 수 있게 된다.
또한 반도체 제조 공정측면에서 제조 단가 절감 및 상대적으로 많은 반도체 칩을 웨이퍼 내에서 구현 할 수 있어 수율(yield)을 증가시킬 수 있고, 제품의 가격 경쟁력을 향상시킬 수 있다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 적층형의 고집적도 MIM 커패시터 제조방법을 설명하기 위한 단면도이다.
본 발명의 일실시예에 따른 적층형의 고집적도 MIM 커패시터 제조방법은 제1 단계 내지 제5 단계를 포함하여 이루어져 있다.
첨부된 도 2a를 참조하면, 상기 제1 단계는 반도체 기판 상의 하부절연막(100) 위에 제1 금속층(210), 제1 유전층(310), 제2 금속층(220), 제2 유전층(320) 및 제3 금속층(230)을 순차로 증착시키는 단계이다.
여기서 상기 제1 금속층(210), 상기 제2 금속층(220) 또는 상기 제3 금속 층(230)은 Ti/TiN막으로 사용하는 것이 바람직하다. 특히 상기 Ti/TiN막은 450 ~ 550Å 두께의 Ti층 및 1400 ~ 1600Å 두께의 TiN층을 순차로 증착한 복합막을 사용하는 것이 바람직하다.
한편, 상기 제1 유전층(310) 또는 상기 제2 유전층(320)은 실리콘질화막으로 사용하는 것이 바람직하다. 특히 상기 실리콘질화막은 PECVD 방식에 의하여 250 ~ 350Å 두께로 증착하는 것이 바람직하다.
첨부된 도 2b 내지 도 2d를 참조하면, 상기 제2 단계는 1차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제3 금속층(230)을 패터닝하는 단계이고(도 2b 참조), 상기 제3 단계는 2차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제2 유전층(320) 및 상기 제2 금속층(220)을 패터닝하는 단계이고(도 2c 참조), 상기 제4 단계는 3차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제1 유전층(310) 및 상기 제1 금속층(210)을 패터닝하는 단계이다(도 2d 참조).
첨부된 도 2e를 참조하면, 상기 제5 단계는 상부절연막(400)을 증착하고 평탄화하고나서 상부 금속 배선(500)을 형성하는 단계이다. 여기서 상기 상부 금속 배선을 형성하는 공정은 통상적인 비아컨택홀 패터닝, 텅스텐 플러그 형성 및 금속 배선 공정을 진행할 수도 있으나, 이하에서는 구리 금속배선재료를 사용한 이중 상감법(dual damascene) 공정에 의한 배선 공정을 사용하는 것을 설명하기로 한다.
첨부된 도 2e에 도시된 바와 같이, 상부절연막(400)을 증착하고 화학적기계적 CMP 공정을 진행하여 평탄화한다. 이후 상기 제1 금속층(210), 제2 금속층(220), 제3 금속층(230)에 각각 연결되는 전극비아1(510), 전극비아2(520), 전극 비아3(530)을 포토리소그래피 공정 및 식각공정을 수행하여 패터닝한다. 이후 일반 로직영역의 금속배선 상에 비아콘택홀(도시되지 않음)을 형성한다.
그리고나서 상부 금속배선(500)을 위한 트랜치 패턴을 형성한다. 이때 상기 비아콘택홀과 전극비아1(510) 내지 전극비아3(530)을 노볼락(도시되지 않음)으로 막고나서 트랜치 포토리소그래피 공정 및 식각공정을 진행하여 상기 트랜치 패턴을 형성하는 것이 바람직하다.
이후, 상기 비아콘택홀, 전극비아2(520) 또는 전극비아3(530) 하부에 잔존하는 실리콘질화막을 제거한 후 배리어 메탈(도시되지 않음) 및 구리 시드막(도시되지 않음)을 증착한 후 ECP 공정을 진행하여 구리막을 성장시키고나서 구리 CMP 공정을 진행하여 상부 금속 배선(500)을 형성한다.
첨부된 도 2e에 도시된 바와 같이, 본 발명의 일실시예에 따른 적층형의 고집적도 MIM 커패시터 구조는 제1 금속층(210), 제1 유전층(310), 제2 금속층(220), 제2 유전층(320), 제3 금속층(230), 제1 금속배선(610) 그리고 제2 금속배선(620)을 포함하여 이루어져 있다.
상기 제1 금속층(210), 제1 유전층(310), 제2 금속층(220), 제2 유전층(320) 및 제3 금속층(230)은 순차로 적층된 후 각각의 포토리소그래피 공정 및 식각공정을 수행하여 패터닝되어 형성된 것이다.
여기서 상기 제1 금속층(210), 상기 제2 금속층(220) 및 상기 제3 금속층(230)은 각각 450 ~ 550Å 두께의 Ti층 및 1400 ~ 1600Å 두께의 TiN층을 증착한 Ti/TiN막으로 이루어진 것이 바람직하고, 상기 제1 유전층(310) 및 상기 제2 유전층(320)은 각각 PECVD 방식에 의하여 250 ~ 350Å 두께를 증착한 실리콘질화막으로 이루어진 것이 바람직하다.
상기 제1 금속배선(610)은 상기 제1 금속층(210) 및 상기 제3 금속층(230)을 연결하는 배선으로서, 상부 금속배선(500)과 상기 제1 금속층(210)을 연결하는 전극비아1(510), 상부 금속배선(500)과 상기 제3 금속층(230)을 연결하는 전극비아3(530) 및 상부 금속배선(500)으로 이루어진 것이다.
또한 상기 제2 금속배선(620)은 상기 제2 금속층(220)을 연결하는 배선으로서, 상부 금속배선(500)과 상기 제2 금속층(220)을 연결하는 전극비아2(520) 및 상부 금속배선(500)으로 이루어진 것이다.
따라서 본 발명의 일실시예에 따른 적층형의 고집적도 MIM 커패시터 구조에 의하면, 아날로그(Analog) 제품 군에 반드시 포함되어야 할 커패시터의 특성을 구리를 배선재료로 사용하는 공정기술에 적용하기 위해 기존의 물질과 공정을 이용하여 적층형 구조(stacked structure)를 이용하여 4fF/㎛2 정도의 커패시턴스를 구현하는 것이다.
이러한 적층형 구조를 통해서 고집적도(high density) MIM의 기술을 확보하여 제품의 어플리케이션(application)의 증대를 가져올 수 있을 뿐만 아니라, 기존의 공정을 획기적으로 개선하여 제조 단가 및 제품 수율 개선에 크게 영향을 주어 제품의 가격 경쟁력을 높일 것으로 기대된다.
본 발명은 전술한 실시 예에 한정되지 아니하고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 자명한 것이다.
도 1a 내지 도 1h는 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도,
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 적층형의 고집적도 MIM 커패시터 제조방법을 설명하기 위한 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체 기판 10 : 하부 금속배선
20 : 확산방지막 30 : 하부 도전층, 하부 전극
40 : 유전막 50 : 상부 도전층, 상부 전극
60 : 식각 정지막 70 : 절연층
81 : 전극 비아콘택홀 82 : 비아콘택홀
83 : 트랜치 패턴 90 : 금속배선
100 : 하부절연막 210 : 제1 금속층
220 : 제2 금속층 230 : 제3 금속층
310 : 제1 유전층 320 : 제2 유전층
400 : 상부절연막 500 : 상부 금속 배선
510 : 전극비아1 520 : 전극비아2
530 : 전극비아3
610 : 제1 금속배선 620 : 제2 금속배선
Claims (8)
- 반도체 기판 상의 하부절연막 위에 제1 금속층, 제1 유전층, 제2 금속층, 제2 유전층 및 제3 금속층을 순차로 증착시키는 제1 단계; 1차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제3 금속층을 패터닝하는 제2 단계; 2차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제2 유전층 및 상기 제2 금속층을 패터닝하는 제3 단계; 3차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제1 유전층 및 상기 제1 금속층을 패터닝하는 제4 단계; 그리고 상부절연막을 증착하고 평탄화하고나서 상부 금속 배선을 형성하는 제5 단계;를 포함하여 이루어진 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 제조방법.
- 제1항에 있어서, 상기 제1 단계는 상기 제1 금속층, 상기 제2 금속층 또는 상기 제3 금속층 중에서 어느 하나를 Ti/TiN막으로 사용하는 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 제조방법.
- 제2항에 있어서, 상기 Ti/TiN막은 450 ~ 550Å 두께의 Ti층 및 1400 ~ 1600Å 두께의 TiN층을 증착하는 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 제조방법.
- 제1항에 있어서, 상기 제1 단계는 상기 제1 유전층 또는 상기 제2 유전층 중에서 어느 하나를 실리콘질화막으로 사용하는 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 제조방법.
- 제4항에 있어서, 상기 실리콘질화막은 PECVD 방식에 의하여 250 ~ 350Å 두께로 증착하는 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 제조방법.
- 제1 금속층, 제1 유전층, 제2 금속층, 제2 유전층 및 제3 금속층이 순차로 적층된 후 패터닝되어 형성된 구조에 있어서, 상기 제1 금속층 및 상기 제3 금속층을 연결하는 제1 금속배선 그리고 상기 제2 금속층을 연결하는 제2 금속배선을 포함하여 이루어진 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 구조.
- 제6항에 있어서, 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층은 각각 450 ~ 550Å 두께의 Ti층 및 1400 ~ 1600Å 두께의 TiN층을 증착한 Ti/TiN막으로 이루어진 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 구조.
- 제6항에 있어서, 상기 제1 유전층 및 상기 제2 유전층은 각각 PECVD 방식에 의하여 250 ~ 350Å 두께를 증착한 실리콘질화막으로 이루어진 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 구조.
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Citations (4)
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|---|---|---|---|---|
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Patent Citations (4)
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|---|---|---|---|---|
| KR20050069480A (ko) * | 2003-12-31 | 2005-07-05 | 동부아남반도체 주식회사 | 엠아이엠 캐패시터 형성 방법 |
| KR20050071035A (ko) * | 2003-12-31 | 2005-07-07 | 동부아남반도체 주식회사 | 반도체 장치의 캐패시터 및 그의 제조 방법 |
| KR20060067389A (ko) * | 2004-12-15 | 2006-06-20 | 동부일렉트로닉스 주식회사 | 높은 정전용량을 갖는 금속-절연체-금속 커패시터의 제조방법 |
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