KR100727711B1 - 반도체 소자의 ｍｉｍ 커패시터 형성 방법 - Google Patents

반도체 소자의 ｍｉｍ 커패시터 형성 방법 Download PDF

Info

Publication number
KR100727711B1
KR100727711B1 KR1020060053869A KR20060053869A KR100727711B1 KR 100727711 B1 KR100727711 B1 KR 100727711B1 KR 1020060053869 A KR1020060053869 A KR 1020060053869A KR 20060053869 A KR20060053869 A KR 20060053869A KR 100727711 B1 KR100727711 B1 KR 100727711B1
Authority
KR
South Korea
Prior art keywords
conductive layer
film
metal
semiconductor device
layer
Prior art date
Application number
KR1020060053869A
Other languages
English (en)
Inventor
김영필
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060053869A priority Critical patent/KR100727711B1/ko
Application granted granted Critical
Priority to US11/762,188 priority patent/US20070293014A1/en
Publication of KR100727711B1 publication Critical patent/KR100727711B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 MIM 커패시터 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 제조를 위한 다층 금속 배선 공정에서 상부 금속과 하부 금속으로 커패시터를 제작하는 반도체 소자의 MIM 커패시터 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 MIM 커패시터 형성 방법은 반도체 기본 소자 및 배선이 형성되고 절연층이 증착된 반도체 기판상에 하부 도전층, 유전막, 상부 도전층, 절연보호막을 순차로 적층하는 제1단계; 상부 전극 형성을 위해 사진/식각 공정을 진행하여 상부 전극을 패터닝하는 제2단계; 하부 전극 형성을 위해 사진/식각 공정을 진행하여 하부 전극을 패터닝하는 제3단계; 그리고 절연층을 증착하고 평탄화한 후 비아 콘택 및 금속배선 공정을 진행하는 제4단계;를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법에 의하면 상부 도전층 위에 금속막과의 선택비가 우수한 절연보호막을 구비함으로써 설계룰이 점차 미세화에 따라 감소된 두께의 감광막을 사용하더라도 후속되는 식각공정에서 공정 여유도를 증가시켜 공정을 안정화시키고 생산수율을 향상시킬 수 있는 효과가 있다.
MIM(metal-insulator-metal), 절연보호막, 공정 여유도

Description

반도체 소자의 ＭＩＭ 커패시터 형성 방법{Metal-insulator-metal capacitor manufacturing method for semiconductor device}
도 1은 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도,
도 2는 종래의 0.13㎛ 공정기술의 설계룰과 감광막의 두께를 설명하기 위한 단면도,
도 3은 본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 형성 방법에 의하여 제작되는 MIM의 구조를 보여주는 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체 기판 20, 70 : 절연층
30 : 하부 도전층 40 : 유전막
50 : 상부 도전층 60 : 감광막
80 : 비아 콘택 90 : 금속배선
100 : 절연보호막
본 발명은 반도체 소자의 MIM 커패시터 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 제조를 위한 다층 금속 배선 공정에서 상부 금속과 하부 금속으로 커패시터를 제작하는 반도체 소자의 MIM 커패시터 형성 방법에 관한 것이다.
일반적으로 안정적인 특성을 요구하는 CMOS 로직 소자에 적용되는 아날로그 커패시터(analog capacitor)는 PIP(poly-insulator-poly), PIM(poly-insulator-metal), MIP(metal-insulator-poly), MIM(metal-insulator-metal, 이하 'MIM'이라 한다) 등 다양한 구조로 형성되며, A/D 컨버터나 스위칭 커패시터 필터 분야의 핵심 기술로서 응용되고 있다.
도 1은 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도이다.
먼저 소정의 하부 구조물, 즉 반도체 기본 소자(도시되지 않음) 및 배선(도시되지 않음)이 형성되고 절연층(20)이 증착된 반도체 기판(10) 상에 하부 도전층(30), 유전막(40), 상부 도전층(50)을 순차로 증착한다.(도 1a)
상기 하부 도전층은 일반 금속 배선층과 동일한 막으로 사용한다. 즉, 제1 Ti/TiN 층(31), Al-Cu층(32), 제2 Ti/TiN(33) 층을 순차적으로 적층하여 형성되는 복합막을 사용한다. 상기 유전막(40)은 전압강하 및 누설전류에 강한 막으로서, 통상 질화실리콘막(SiN)이나 산화질화실리콘막(SiON)을 사용하며 대략 0.1㎛ 이하의 두께를 가진다. 상기 상부 도전층(50)은 금속층이면서도 후속되는 사진공정이 용이하게 수행되어야 하므로 통상 Ti/TiN의 복합막을 사용하며 0.2㎛ 이하의 두께를 가지는 것이 바람직하다.
상기 도 1a의 결과물 상에 감광막(60)을 도포한 후 사진/식각 공정을 진행하여 상부 도전층(50) 및 유전막(40)을 패터닝한다.(도 1b) 이후 감광막 스트립 공정을 진행하고나서 다시 감광막(60)을 도포한 후 MIM 커패시터의 하부 도전층 및 일반 로직영역의 금속배선을 위한 사진/식각 공정을 진행하여 하부 전극을 패터닝한다.(도 1c)
이후 상기 도 1c의 결과물 상에 절연층(70)을 증착하고 평탄화한 후 비아 콘택(80) 및 금속배선(90) 공정을 진행한다. 상기 비아 콘택(80) 및 금속배선(90) 공정은 공지된 반도체 소자의 공정 순서와 방법이 크게 다르지 아니하므로 상세한 설명은 생략한다.(도 1d)
그러나 반도체 소자의 설계룰(design rule)이 점차 미세화에 따라 사진 공정에서 감광막의 두께도 낮아지게 되어 후속되는 식각공정에서 공정 여유도(process margin)이 감소되는 문제점이 있다.
즉 0.13㎛ 공정기술을 예를 들어 설명하면, 첨부된 도 2에 도시한 바와 같이 상기 하부 금속을 사용하여 일반 로직 소자의 배선부(a)를 형성하는 설계룰은 0.2㎛ 이며, 이러한 미세 패턴을 형성하기 위해서는 높은 해상도를 갖는 DUV 노광 장비뿐만 아니라 0.6㎛ 이하의 감광막 두께(b)를 요구하게 된다.
만약 감광막의 두께가 0.6㎛ 이라면 MIM 커패시터의 상부 전극 위의 감광막의 두께(c)는 0.3㎛ 정도 내지 그 이하의 두께가 되어 후속되는 하부 전극 식각 공정에서 감광막의 소모로 인하여 상부 전극까지 식각되는 문제가 발생한다.(첨부된 도 1c의 A부분 참조) 이러한 상부 전극 손상은 안정적인 특성을 요구하는 아날로그 커패시터의 제작하는 데 치명적인 결함이 된다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 설계룰이 점차 미세화에 따라 감소된 두께의 감광막을 사용하더라도 후속되는 식각공정에서 공정 여유도를 향상시킬 수 있는 반도체 소자의 MIM 커패시터 형성 방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 MIM 커패시터 형성 방법은 반도체 기본 소자 및 배선이 형성되고 절연층이 증착된 반도체 기판상에 하부 도전층, 유전막, 상부 도전층, 절연보호막을 순차로 적층하는 제1단계; 상부 전극 형성을 위해 사진/식각 공정을 진행하여 상부 전극을 패터닝하는 제2단계; 하부 전극 형성을 위해 사진/식각 공정을 진행하여 하부 전극을 패터닝하는 제3단계; 그리고 절연층을 증착하고 평탄화한 후 비아 콘택 및 금속배선 공정을 진행하는 제4단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 제1단계의 하부 도전층은 Ti/TiN/Al-Cu/Ti/TiN의 적층구조로 형성되는 복합막이고 상기 상부 도전층은 Ti/TiN의 적층구조로 형성되는 복합막으로 이루어진 것을 특징으로 한다.
또한, 상기 제1단계의 유전막은 SiN, SiON, SiO2, 또는 SiN/SiO2의 복합막 중에서 어느 하나로 이루어짐과 아울러 상기 유전막은 0.1 ~ 0.05㎛의 두께로 이루어진 것을 특징으로 한다.
또한, 상기 제1단계의 절연보호막은 SiN, SiON, SiO2, 또는 SiN/SiO2의 복합막 중에서 어느 하나로 이루어짐과 아울러 상기 절연보호막은 0.1 ~ 0.05㎛의 두께로 이루어진 것을 특징으로 한다.
또한, 상기 제3단계의 사진공정에서 사용되는 감광막은 0.55 ~ 0.75㎛의 두께로 사용하고 식각공정의 상기 절연보호막에 대한 하부 도전층의 식각 선택비는 1:5 ~ 1:10인 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 형성 방법에 의하여 제작되는 MIM의 구조를 보여주는 단면도이다.
본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 형성 방법은 제1단계, 제2단계, 제3단계 그리고 제4단계를 포함하여 이루어져 있다.
상기 제1단계는 반도체 기본 소자 및 배선이 형성되고 절연층(20)이 증착된 반도체 기판상(10)에 하부 도전층(30), 유전막(40), 상부 도전층(50), 절연보호막(100)을 순차로 적층하는 단계이다. 상기 하부 도전층(30), 유전막(40), 상부 도 전층(50)의 구성은 종래의 기술과 동일하므로 설명의 중복을 피하기 위하여 상세한 설명은 생략하고, 새로이 부가되는 구성부재들의 동작을 중심으로 하여 상세히 설명한다.
첨부된 도 3에 도시한 바와 같이, 상기 절연보호막(100)은 전술한 바와 같이 하부 도전층의 식각 공정에서 감광막의 손실로 인하여 식각되는 것을 방지하기 위한 것으로서, 하부 도전층의 식각 공정시 하부 도전층과 선택비를 높일 수 있는 절연막을 상기 상부 도전층의 상면에 증착한 것이다.
상기 제2단계는 상부 전극 형성을 위해 사진/식각 공정을 진행하여 상부 전극을 패터닝하는 단계이다. 종래의 기술과는 달리 식각 공정은 두가지 단계로 진행된다. 첫 번째 단계는 상기 절연보호막을 식각하는 단계이며, 두 번째 단계는 상기 하부 도전층을 식각하는 단계이다.
상기 제3단계는 하부 전극 형성을 위해 사진/식각 공정을 진행하여 하부 전극을 패터닝하는 단계이다. 전술한 바와 같이 이 단계에서는 하부 도전층을 패터닝할 뿐만 아니라 일반 로직 소자의 배선을 동시에 패터닝하기 때문에 공정 여유도가 좁은 공정이다.
상기 제4단계는 절연층을 증착하고 평탄화한 후 비아 콘택 및 금속배선 공정을 진행하는 단계이다. 상부 전극과 연결을 위한 비아 콘택에서 식각 공정은 상기 절연층과 상기 절연보호막을 순차로 식각하는 것으로 이루어진다.
따라서 본 발명은 상기 제3단계의 식각 공정 진행 중에 감광막의 두께가 얇은 지역의 감광막이 손실되더라도 선택비가 높은 상기 절연보호막이 상기 상부 도 전층이 식각되는 것을 방지하는 역할을 수행하는 것이다. 종래의 첨부된 도 2c에서 발생되는 상부 전극의 손실 없이 MIM이 양호하게 형성되는 것을 알 수 있다.
본 발명의 또 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 형성 방법에서 상기 제1단계의 하부 도전층은 Ti/TiN/Al-Cu/Ti/TiN의 적층구조로 형성되는 복합막이고 상기 상부 도전층은 Ti/TiN의 적층구조로 형성되는 복합막으로 이루어진 것이 바람직하다. 따라서 절연막과의 접착성을 향상시키고 후속되는 사진공정에서 반사방지막의 역할을 수행하는 것이다.
본 발명의 또 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 형성 방법에서 상기 제1단계의 유전막은 SiN, SiON, SiO2, 또는 SiN/SiO2의 복합막 중에서 어느 하나로 이루어짐과 아울러 상기 유전막은 0.1 ~ 0.05㎛의 두께로 이루어진 것이 바람직하다. 따라서 요구되는 커패시터의 유전율에 따라 유전물질 및 두께를 조절하여 사용할 수 있는 것이다.
본 발명의 또 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 형성 방법에서 상기 제1단계의 절연보호막은 SiN, SiON, SiO2, 또는 SiN/SiO2의 복합막 중에서 어느 하나로 이루어짐과 아울러 상기 절연보호막은 0.1 ~ 0.05㎛의 두께로 이루어진 것이 바람직하다. 따라서 하부 전극 형성을 위한 사진/식각 공정시 충분한 공정 여유도를 확보할 수 있다.
본 발명의 또 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 형성 방법에서 상기 제3단계의 사진공정에서 사용되는 감광막은 0.55 ~ 0.75㎛의 두께로 사 용하고 식각공정의 상기 절연보호막에 대한 하부 도전층의 식각 선택비는 1:5 ~ 1:10인 것이 바람직하다.
따라서 하부 전극 형성을 위한 사진 공정에서는 미세 패턴 형성을 위한 충분한 초점심도(depth of focus)를 확보함과 동시에 식각 공정에서는 절연보호막에 대한 높은 선택비를 유지함으로써 상부 도전층의 식각 방지층으로서 역할을 수행하여 충분한 공정 여유도를 확보할 수 있다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법에 의하면 상부 도전층 위에 금속막과의 선택비가 우수한 절연보호막을 구비함으로써 설계룰이 점차 미세화에 따라 감소된 두께의 감광막을 사용하더라도 후속되는 식각공정에서 공정 여유도를 증가시켜 공정을 안정화시키고 생산수율을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기본 소자 및 배선이 형성되고 절연층이 증착된 반도체 기판상에 하부 도전층, 유전막, 상부 도전층, 절연보호막을 순차로 적층하는 제1단계; 상부 전극 형성을 위해 사진/식각 공정을 진행하여 상부 전극을 패터닝하는 제2단계; 하부 전극 형성을 위해 사진/식각 공정을 진행하여 하부 전극을 패터닝하는 제3단계; 그리고 절연층을 증착하고 평탄화한 후 비아 콘택 및 금속배선 공정을 진행하는 제4단계;를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
  2. 제1항에 있어서, 상기 제1단계의 하부 도전층은 Ti/TiN/Al-Cu/Ti/TiN의 적층구조로 형성되는 복합막이고 상기 상부 도전층은 Ti/TiN의 적층구조로 형성되는 복합막으로 이루어진 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
  3. 제1항에 있어서, 상기 제1단계의 유전막은 SiN, SiON, SiO2, 또는 SiN/SiO2의 복합막 중에서 어느 하나로 이루어짐과 아울러 상기 유전막은 0.1 ~ 0.05㎛의 두께로 이루어진 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
  4. 제1항에 있어서, 상기 제1단계의 절연보호막은 SiN, SiON, SiO2, 또는 SiN/SiO2의 복합막 중에서 어느 하나로 이루어짐과 아울러 상기 절연보호막은 0.1 ~ 0.05㎛의 두께로 이루어진 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
  5. 제1항에 있어서, 상기 제3단계의 사진공정에서 사용되는 감광막은 0.55 ~ 0.75㎛의 두께로 사용하고 식각공정의 상기 절연보호막에 대한 하부 도전층의 식각 선택비는 1:5 ~ 1:10인 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
KR1020060053869A 2006-06-15 2006-06-15 반도체 소자의 ｍｉｍ 커패시터 형성 방법 KR100727711B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060053869A KR100727711B1 (ko) 2006-06-15 2006-06-15 반도체 소자의 ｍｉｍ 커패시터 형성 방법
US11/762,188 US20070293014A1 (en) 2006-06-15 2007-06-13 Method for forming metal-insulator-metal capacitor of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060053869A KR100727711B1 (ko) 2006-06-15 2006-06-15 반도체 소자의 ｍｉｍ 커패시터 형성 방법

Publications (1)

Publication Number Publication Date
KR100727711B1 true KR100727711B1 (ko) 2007-06-13

Family

ID=38359228

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060053869A KR100727711B1 (ko) 2006-06-15 2006-06-15 반도체 소자의 ｍｉｍ 커패시터 형성 방법

Country Status (2)

Country Link
US (1) US20070293014A1 (ko)
KR (1) KR100727711B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100954909B1 (ko) * 2007-12-26 2010-04-27 주식회사 동부하이텍 Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법
KR101578596B1 (ko) 2013-03-15 2015-12-17 아사히 가세이 일렉트로닉스 가부시끼가이샤 반도체 장치의 제조 방법 및 반도체 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524963B2 (en) * 2013-03-15 2016-12-20 X-Fab Semiconductor Foundries Ag Semiconductor device
JP6342728B2 (ja) * 2014-06-26 2018-06-13 ラピスセミコンダクタ株式会社 半導体装置の製造方法および半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040061969A (ko) * 2002-12-31 2004-07-07 동부전자 주식회사 반도체소자의 제조방법
KR20040071816A (ko) * 2003-02-07 2004-08-16 삼성전자주식회사 반도체소자의 커패시터 및 그 제조방법
KR20050112766A (ko) * 2004-05-28 2005-12-01 삼성전자주식회사 대용량 ｍｔｍ 캐패시터 및 그 제조방법
KR20060001113A (ko) * 2004-06-30 2006-01-06 주식회사 하이닉스반도체 반도체소자의 리페어 식각 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064184A (ja) * 2000-06-09 2002-02-28 Oki Electric Ind Co Ltd コンデンサ部を備えた半導体装置の製造方法
US6885081B2 (en) * 2000-11-13 2005-04-26 Sharp Kabushiki Kaisha Semiconductor capacitor device having reduced voltage dependence
JP4226804B2 (ja) * 2001-06-25 2009-02-18 株式会社東芝 半導体装置及びその製造方法
US6576526B2 (en) * 2001-07-09 2003-06-10 Chartered Semiconductor Manufacturing Ltd. Darc layer for MIM process integration
KR100456829B1 (ko) * 2002-06-17 2004-11-10 삼성전자주식회사 듀얼다마신공정에 적합한 엠아이엠 캐패시터 및 그의제조방법
JP2004152796A (ja) * 2002-10-28 2004-05-27 Toshiba Corp 半導体装置及びその製造方法
KR100539198B1 (ko) * 2003-03-10 2005-12-27 삼성전자주식회사 금속-절연체-금속 캐패시터 및 그 제조 방법
US6876027B2 (en) * 2003-04-10 2005-04-05 Taiwan Semiconductor Manufacturing Company Method of forming a metal-insulator-metal capacitor structure in a copper damascene process sequence
US6999298B2 (en) * 2003-09-18 2006-02-14 American Semiconductor, Inc. MIM multilayer capacitor
JP2005191182A (ja) * 2003-12-25 2005-07-14 Nec Electronics Corp 半導体装置及びその製造方法
KR100572829B1 (ko) * 2003-12-31 2006-04-24 동부아남반도체 주식회사 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
US7282404B2 (en) * 2004-06-01 2007-10-16 International Business Machines Corporation Inexpensive method of fabricating a higher performance capacitance density MIMcap integrable into a copper interconnect scheme
US7300840B2 (en) * 2005-04-01 2007-11-27 United Microelectronics Corp. MIM capacitor structure and fabricating method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040061969A (ko) * 2002-12-31 2004-07-07 동부전자 주식회사 반도체소자의 제조방법
KR20040071816A (ko) * 2003-02-07 2004-08-16 삼성전자주식회사 반도체소자의 커패시터 및 그 제조방법
KR20050112766A (ko) * 2004-05-28 2005-12-01 삼성전자주식회사 대용량 ｍｔｍ 캐패시터 및 그 제조방법
KR20060001113A (ko) * 2004-06-30 2006-01-06 주식회사 하이닉스반도체 반도체소자의 리페어 식각 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100954909B1 (ko) * 2007-12-26 2010-04-27 주식회사 동부하이텍 Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법
KR101578596B1 (ko) 2013-03-15 2015-12-17 아사히 가세이 일렉트로닉스 가부시끼가이샤 반도체 장치의 제조 방법 및 반도체 장치

Also Published As

Publication number Publication date
US20070293014A1 (en) 2007-12-20

Similar Documents

Publication Publication Date Title
KR100902581B1 (ko) 반도체 소자의 스택 커패시터 및 그의 형성방법
US8890287B2 (en) Integrated nano-farad capacitors and method of formation
US7592220B2 (en) Capacitance process using passivation film scheme
US9318545B2 (en) Resistor structure and method for forming the same
KR100727711B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 형성 방법
KR100668957B1 (ko) 엠아이엠 캐패시터 제조 방법
US20090115023A1 (en) Capacitor of semiconductor device and method for manufacturing the same
KR100644525B1 (ko) 반도체 소자의 금속-절연체-금속 커패시터의 제조 방법
KR100548516B1 (ko) Ｍｉｍ 캐패시터 형성방법
KR101159112B1 (ko) 가변 용량 캐패시터 및 그 제조방법
KR20110071416A (ko) 반도체 소자의 ｍｉｍ 커패시터 형성방법
KR100964116B1 (ko) 반도체소자의 제조방법
KR20050069480A (ko) 엠아이엠 캐패시터 형성 방법
KR100607662B1 (ko) 메탈 절연체 메탈 커패시터 형성방법
KR20100059276A (ko) Ｐｉｐ 커패시터 제조 방법
KR100633683B1 (ko) 반도체 소자의 ｍｉｍ 캐패시터 제조 방법
KR100834238B1 (ko) 엠아이엠 캐퍼시터를 가지는 반도체 장치 및 그 제조 방법
KR100668221B1 (ko) Ｍｉｍ 캐패시터 형성 방법
KR100472034B1 (ko) 박막 커패시터 및 그 제조 방법
KR100774816B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법 및 구조
KR100807513B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
KR100508534B1 (ko) 반도체 금속 라인 제조 공정에서의 에어 갭 형성 방법
KR100340900B1 (ko) 반도체장치의 제조방법
KR100209337B1 (ko) 에스오우지이 산화막을 가지는 다층 금속 배선막 제조 방법
KR101190848B1 (ko) 반도체 소자의 ｍｉｍ 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120521

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee