KR100902581B1 - 반도체 소자의 스택 커패시터 및 그의 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 스택 커패시터 및 그의 형성방법에 관한 것으로, 본 발명에 따른 반도체소자의 스택 커패시터는 기판 상에 제1 상부전극 및 제2 하부전극을 구비한 제1 커패시터와 제2 상부전극 및 제2 하부전극을 구비한 제2 커패시터가 적층된 스택 커패시터에 있어서, 상기 제1 커패시터의 제1 상부전극 및 제1 하부전극과 상기 제2 커패시터의 제2 상부전극이 동일한 면적으로 형성된다.
커패시터, 커패시턴스

Description

반도체 소자의 스택 커패시터 및 그의 형성방법{Stack capacitor in semiconductor device and the Method for forming the same}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체 소자의 스택커패시터 및 그의 형성방법에 관한 것이다.
현재, 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터를 구현하기 위한 반도체소자의 개발 및 연구가 진행되고 있다. 일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 커패시터의 구조가 MIM(Metal/Insulator/Metal)로 변경되었는데, MIM형 커패시터는 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체장치에서 주로 이용되고 있다. 더불어, 커패시터를 단층에서 복층 즉, 스택형구조를 채용함으로써, 고용량 커패시턴스를 확보할 수 있게 된다.
이와 같은 종래 기술에 따른 스택 MIM 커패시터의 단면도가 도 1에 도시되어 있다.
도 1에 도시된 바와 같이, 종래 기술에 따른 스택 MIM 커패시터는 반도체 기판(100) 상에 제1 커패시터 및 제2 커패시터가 적층되고, 상기 제1 커패시터는 금속막인 제1 하부전극(110), 유전막인 제1 절연막(121) 및 금속막인 제1 상부전극(122)이 적층되고, 상기 제2 커패시터는 금속막인 제2 하부전극(123), 유전막인 제2 절연막(130) 및 금속막인 제2 상부전극(140)이 적층된다.
이때, 제1 커패시터의 제1 상부전극(122)은 제1 하부전극(110)보다 좁은 면적에 형성되므로, 제1 커패시터의 두 전극이 형성된 면적이 서로 불일치하게 된다. 이와 같이 서로 다른 면적을 갖도록 형성된 제1 커패시터의 제조공정은 서로 다른 마스크 제작 및 마스크의 적용과 같이 공정 수가 많아진다. 더불어, 제2 커패시터 또한 서로 다른 면적을 갖는 두 전극을 구비하므로, 또 다른 마스크의 제작 및 마스크의 적용과 같이 단층의 커패시터보다 공정 수가 더욱 많아지게 되어, 공정효율이 저하되고 이는 커패시턴스의 저하를 유발하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 커패시턴스의 저하를 방지할 수 있는 반도체 소자의 스택 커패시터 및 그의 형성방법을 제공하는 데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 스택 커패시터는 기판 상에 제1 상부전극 및 제1 하부전극을 구비한 제1 커패시터와 제2 상부전극 및 제2 하부전극을 구비한 제2 커패시터가 적층된 스택 커패시터에 있어서, 상기 제1 커패시터의 제1 상부전극 및 제1 하부전극과 상기 제2 커패시터의 제2 상부전극이 동일한 면적으로 형성되며, 상기 제 2 커패시터의 제 2 하부전극은 상기 제2 커패시터의 제2 상부전극보다 넓은 면적을 갖는 것을 특징으로 한다.
상기 기판에는 하부금속배선과, 상기 하부금속배선 및 상기 제 1 커패시터의 제 1 하부전극과 연결되는 복수의 하부 콘택과, 상기 제2 커패시터의 제2 상부전극, 상기 제2 커패시터의 제2 하부전극 및 상기 하부 콘택과 각각 연결되는 복수의 상부 콘택과, 상기 상부 콘택이 연결되는 상부금속배선이 더 구비된다.
상기 제1 커패시터의 제1 하부전극과 상기 제1 커패시터의 제1 상부전극 사이에 형성된 제1 층간 절연막과, 상기 제2 커패시터의 제2 상부전극과 제2 커패시터의 제2 하부전극 사이에 형성된 제2 층간 절연막이 더 구비된다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 스택 커패시터 형성방법은 복수의 하부 콘택이 형성된 기판 상에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막 상에 동일한 면적을 갖는 제1 하부전극 및 제1 상부전극이 형성된 제1 커패시터가 구비된 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막 상에 상기 제1 하부전극 또는 제1 상부전극과 동일한 면적을 갖는 제2 상부전극이 형성된 제2 커패시터가 구비된 제3 층간 절연막을 형성하는 단계와, 상기 제3 층간 절연막 상에 복수의 상부 콘택이 형성된 제4 층간 절연막을 형성하는 단계를 포함하며, 상기 제 2 커패시터의 제 2 하부전극은 상기 제2 커패시터의 제2 상부전극보다 넓은 면적을 갖는 것을 특징으로 한다.
상기 제1 층간절연막 상에 동일한 면적을 갖는 제1 하부전극 및 제1 상부전극이 형성된 제1 커패시터가 구비된 제2 층간 절연막을 형성하는 단계는 상기 제1 층간 절연막 상에 제1 금속막, 절연막, 제2 금속막을 순차적으로 형성하고, 상기 제2 금속막 상에 제1 마스크를 이용한 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 이용한 식각공정을 통해 상기 제1 금속막, 절연막, 제2 금속막을 식각하여 제1 커패시터의 제1 하부전극, 제1 절연막 및 제1 커패시터의 제1 상부전극을 형성하는 단계와, 상기 제1 커패시터의 제1 하부전극, 제1 절연막 및 제1 커패시터의 제1 상부전극이 형성된 결과물 전면에 제2 층간절연막을 형성한 후, 상기 제1 커패시터의 제1 상부전극이 노출될 때까지 평탄화공정을 수행하여 제2 층간절연막을 형성하는 단계를 포함한다.
상기 제1 금속막, 제2 금속막은 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta) 및 탄탈륨 질화막(TaN) 중 어느 하나를 사용하고, 상기 절연막은 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 중 어느 하나를 사용한다.
상기 제2 층간 절연막 상에 상기 제1 하부전극 또는 제1 상부전극과 동일한 면적을 갖는 제2 상부전극이 형성된 제2 커패시터가 구비된 제3 층간 절연막을 형성하는 단계는 상기 제2 층간 절연막 상에 제3 금속막, 절연막, 제4 금속막을 순차적으로 형성하고, 상기 제4 금속막 상에 상기 제1 마스크를 이용한 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 이용한 식각공정을 통해 상기 제4 금속막을 식각하여 제2 커패시터의 제2 상부전극을 형성하는 단계와, 상기 제2 상부전극 상에 제2 마스크를 이용한 제3 포토레지스트 패턴을 형성하는 단계와, 상기 제3 포토레지스트 패턴을 이용한 식각공정을 통해 상기 절연막, 제3 금속막을 식각하여 제2 절연막 및 제2 커패시터의 제2 하부전극을 형성하는 단계와, 상기 제2 커패시터의 제2 상부전극, 제2 층간 절연막이 형성된 결과물 전면에 층간 절연막을 형성한 후, 상기 제2 커패시터의 제2 상부전극이 노출될 때까지 평탄화공정을 수행하여 제3 층간 절연막을 형성하는 단계를 포함한다.
상기 제3 금속막, 제4 금속막은 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta) 및 탄탈륨 질화막(TaN) 중 어느 하나를 사용하고, 상기 절연막은 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 중 어느 하나를 사용한다.
상기 제2 커패시터의 제2 상부전극은 상기 제2 커패시터의 제2 하부전극 및 제2 절연막보다 넓은 면적을 갖도록 패터닝한다.
상기 복수의 상부 콘택은 상기 제4 절연막, 제3 절연막 및 제2 층간 절연막을 패터닝하여 형성된 비아홀에 금속물질이 매립되어 형성되며, 상기 커패시터의 제2 중심전극과 연결되는 제1 콘택과, 상기 제4 절연막을 패터닝하여 형성된 비아 홀에 금속물질이 매립되어 형성되며, 상기 커패시터의 상부전극을 연결되는 제2 콘택과, 상기 제4 절연막, 제3 절연막 및 제2 절연막을 패터닝하여 형성된 비아홀에 금속물질이 매립되어 형성되며, 상기 하부 콘택과 연결되는 제3 콘택을 포함한다.
상기 복수의 하부콘택과 연결되는 하부금속배선과, 상기 복수의 상부콘택과 연결되는 상부금속배선을 더 구비한다.
본 발명에 따른 반도체 소자의 스택 커패시터 및 그의 형성방법에 있어서, 제1 커패시터의 전극들과 제2 커패시터의 상부전극의 면적이 일치되도록 함으로써, 스택 커패시터의 공정진행을 용이하게 하여 커패시턴스의 저하를 방지할 수 있도록 하는 효과가 있다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 8은 본 발명에 따른 반도체 소자의 스택 커패시터를 도시한 단면도로써, 이를 참조하여 본 발명에 따른 반도체 소자의 스택 커패시터를 설명하고자 한다.
도 8을 참조하면, 본 발명에 따른 반도체 소자의 스택 커패시터는 제1 커패시터 및 제2 커패시터가 적층된 구조로 형성되고, 상기 제1 커패시터는 제1 하부전극(18), 제1 절연막(20), 제2 상부전극(22)이 적층되고, 상기 제2 커패시터는 제2 하부전극(26b), 제2 절연막(28b) 및 제2 상부전극(30b)로 적층된다.
이때, 제1 커패시터의 제1 하부전극(18) 또는 제1 상부전극(22)은 제2 커패 시터의 제2 상부전극(30b)과 동일한 면적에 형성되므로, 두 전극이 형성된 면적은 일치하게 된다.
이와 같은 스택 커패시터는 금속배선(14) 및 이와 연결되는 복수의 하부 콘택(16)이 형성된 기판(10) 상에 형성되고, 상기 하부 콘택(16)과 제1 커패시터의 제1 하부전극(18)이 연결되고, 상기 제2 커패시터의 제2 하부전극(26b), 제2 상부전극(30b), 하부 콘택(16)과 각각 연결되는 복수의 상부 콘택(38a, 38b, 38c)과, 복수의 상부 콘택(38a, 38b, 38c)이 연결된 상부금속배선(40)이 포함된다.
또한, 하부금속배선(14) 및 복수의 하부 콘택(16)이 형성된 제1 층간 절연막(12)과, 제1 커패시터의 제1 하부전극(18), 제1 절연막(20) 및 제1 커패시터의 제1 상부전극(22)이 형성된 제2 층간 절연막(24)과, 제2 커패시터의 제2 상부전극(30b), 제2 절연막(28b) 및 제2 커패시터의 제1 하부전극(26b)가 형성된 제3 층간 절연막(32)과, 복수의 상부 콘택(38a, 38b, 38c)이 형성된 제4 층간 절연막(34)과, 상부금속배선(40)이 형성된 제5 층간 절연막(36)이 더 포함된다.
이와 같은 본 발명에 따른 반도체 소자의 스택 커패시터는 제1 커패시터의 전극들과 제2 커패시터의 상부전극의 면적이 일치되도록 함으로써, 스택 커패시터의 공정진행을 용이하게 하여 커패시턴스의 저하를 방지할 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 스택 커패시터의 형성방법을 아래에서 설명하고자 한다.
도 2 내지 도 8은 본 발명에 따른 반도체 소자의 스택 커패시터 형성방법을 도시한 공정 순서도이다.
도 2에 도시된 바와 같이, 기판(10)상에 하부금속배선(14) 및 이와 연결되는 복수의 하부 콘택(16)이 형성된 제1 층간 절연막(12)이 형성된다.
여기서, 상기 기판에는 통상의 반도체 공정을 수행하여 트랜지스터 등의 각종소자가 형성되고, 상기 금속배선은 상기 트랜지스터와 연결되어 있다.
상기 하부금속배선(14) 및 이와 연결되는 하부 콘택(16)은 사진식각공정과 같은 패터닝공정을 통해 제1 층간 절연막(12)을 패터닝하여 트렌치 및 비아홀을 형성한 후, 트렌치 및 비아홀에만 금속물질을 매립하여 형성한다.
도 3에 도시된 바와 같이, 상기 제1 층간 절연막(12) 상에 제1 금속막, 제1 층간절연막, 제2 금속막을 순차적으로 형성한 후, 제2 금속막 상에 제1 마스크를 이용한 제1 포토레지스트 패턴을 형성하고, 이를 이용한 식각공정을 통해 제2 금속막, 제1 절연막, 제1 금속막을 식각하여, 제1 커패시터의 제1 하부전극(18), 제1 절연막(20), 제1 커패시터의 제1 상부전극(22)을 형성한다.
상기 제1 금속막 및 제2 금속막은 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 탄탈륨 질화막(TaN)등을 사용하고, 상기 제1 절연막은 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 등을 사용한다.
다음으로, 도 4에 도시된 바와 같이, 상기 제1 커패시터의 제1 하부전극(18), 제1 절연막(20), 제1 커패시터의 제1 상부전극(22)이 형성된 기판(10) 전면에 절연막을 형성한 후, CMP 공정과 같은 평탄화공정을 제1 커패시터의 제1 상부전극(22)이 노출될 때까지 수행하여 제2 층간 절연막(24)을 형성한다.
이어, 도 5에 도시된 바와 같이, 상기 제2 층간 절연막(24) 상에 제3 금속 막(26a), 제2 층간 절연막(28a), 제4 금속막(30a)을 순차적으로 형성한다.
이때, 상기 제3 금속막(26a) 및 제4 금속막(30a)은 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 탄탈륨 질화막(TaN)등을 사용하고, 상기 제2 층간 절연막(28a)은 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 등을 사용한다.
다음으로, 도 6에 도시된 바와 같이, 상기 제4 금속막(30a)상에 상기 제1 마스크를 이용한 제2 포토레지스트 패턴을 형성하고, 이를 이용한 식각공정을 통해 제4 금속막을 식각하여 제2 커패시터의 제2 상부전극(30b)을 형성한다.
이때, 상기 제1 커패시터의 제1 하부전극(18) 및 제1 커패시터의 제1 상부전극(22)의 형성공정시 사용된 제1 마스크를 상기 제2 커패시터의 제2 상부전극(30b)의 형성공정시에도 사용하므로, 이들 전극은 동일한 면적을 갖는다.
이어, 도 7에 도시된 바와 같이, 제2 커패시터의 제2 상부전극(30b)이 형성된 결과물의 제2 층간 절연막(28a), 제3 금속막(26a) 상에 상기 제1 마스크를 이용하여 형성된 제1 또는 제2 포토레지스트 패턴보다 넓은 면적을 갖도록 형성된 제3 포토레지스트 패턴을 형성하고 이를 이용한 식각공정을 통해 제3 금속막 및 제2 층간절연막을 식각하여 제2 커패시터의 제2 상부전극(30b)보다 넓은 면적을 갖는 제2 커패시터의 제2 하부전극(26b)과 제2 층간 절연막(28b)을 형성한다. 이때, 제2 커패시터의 제2 하부전극(26b)은 제1 커패시터의 제1 상부전극(22)과 접촉된다.
마지막으로, 도 8에 도시된 바와 같이, 상기 커패시터의 상부전극(30b)이 형성된 기판(10) 전면에 절연막을 형성한 후, CMP 공정과 같은 평탄화공정을 제2 커패시터의 제2 상부전극(30b)이 노출될 때까지 수행하여 제3 층간 절연막(32)을 형 성한다.
이어, 제3 층간 절연막(32)이 형성된 기판(10) 상에 제4 층간 절연막(34) 및 제5 층간 절연막(36)을 순차적으로 형성한 후, 사진식각공정과 같은 패터닝공정을 통해 제5 층간 절연막, 제4 층간 절연막, 제3 층간 절연막, 제2 층간 절연막 및 제2 절연막(40, 34, 32, 24, 28b)을 패터닝하여 트렌치 및 비아홀을 형성한 후, 트렌치 및 비아홀에만 금속물질을 매립하여 상부금속배선(40) 및 이와 연결되는 복수의 상부 콘택(38a, 38b, 38c)을 형성한다.
이 상부금속배선(40) 및 이와 연결되는 복수의 상부 콘택(38a, 38b, 38c)의 형성을 보다 상세히 설명하면 다음과 같다.
우선, 상기 상부금속배선(40)은 제5 층간 절연막(36)을 패터닝하여 형성된 트렌치에 금속물질이 매립되어 형성된다.
상기 상부 콘택 중 제1 콘택(38a)는 제4 층간 절연막(34), 제3 층간 절연막(32) 및 제2 절연막(28b)을 패터닝하여 형성된 비아홀에 금속물질이 매립되어 형성되며, 이는 상부금속배선(40)과 제2 커패시터의 제2 하부전극(26b)을 연결한다.
또한, 상부 콘택 중 제2 콘택(38b)는 제4 층간 절연막(34)을 패터닝하여 형성된 비아홀에 금속물질이 매립되어 형성되며, 이는 상부금속배선(40)과 제2 커패시터의 제2 상부전극(30b)을 연결한다.
그리고, 상부 콘택 중 제3 콘택(38c)는 제4 층간 절연막(34), 제3 층간 절연막(32) 및 제2 층간 절연막(24)을 패터닝하여 형성된 비아홀에 금속물질이 매립되어 형성되며, 이는 하부금속배선에 연결된 하부 콘택(16)과 상부금속배선(40)을 연 결한다. 이때, 하부 콘택(16)은 하부 금속배선을 통해 제1 커패시터의 제1 하부전극(18)과 연결된다.
이상에서와 같이, 서로 연결된 제1 커패시터의 제1 하부전극(18), 제1 커패시터의 제1 상부전극(22), 제2 커패시터의 제2 하부전극(26b) 및 제2 커패시터의 제2 상부전극(30b)이 구비된 스택 커패시터의 형성을 완료한다.
이상에서 살펴본 바와 같이, 스택 커패시터에 있어서, 제1 커패시터의 제1 하부전극(18) 및 제1 상부전극(22)은 제2 커패시터의 제2 상부전극(30b)과 동일한 면적으로 형성되므로, 제1 커패시터의 두 전극과 제2 커패시터의 한 전극의 면적은 일치하게 된다.
따라서 종래 기술에 따른 제1 및 제2 커패시터를 이루는 각 전극들 형성 공정에 따른 마스크 제작 및 마스크의 적용시 공정 횟수보다 본 발명에 따른 제1 및 제2 커패시터를 이루는 각 전극들 형성 공정의 공정 횟수가 감소하게 되므로, 공정효율이 증가되어 이는 커패시턴스의 저하를 방지할 수 있게 된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
삭제
도 1은 종래 기술에 따른 반도체 소자의 스택 커패시터를 도시한 단면도,
도 2 내지 도 8은 본 발명에 따른 반도체 소자의 스택 커패시터 형성방법을 도시한 공정 순서도

Claims (11)

  1. 기판 상에 제1 상부전극 및 제1 하부전극을 구비한 제1 커패시터와 제2 상부전극 및 제2 하부전극을 구비한 제2 커패시터가 적층된 스택 커패시터에 있어서,
    상기 제1 커패시터의 제1 상부전극 및 제1 하부전극과 상기 제2 커패시터의 제2 상부전극이 동일한 면적으로 형성되며,
    상기 제 2 커패시터의 제 2 하부전극은 상기 제2 커패시터의 제2 상부전극보다 넓은 면적을 갖는 것을 특징으로 하는 반도체 소자의 스택 커패시터.
  2. 제1 항에 있어서, 상기 기판에는
    하부금속배선과,
    상기 하부금속배선 및 상기 제 1 커패시터의 제 1 하부전극과 연결되는 복수의 하부 콘택과,
    상기 제2 커패시터의 제2 상부전극, 상기 제2 커패시터의 제2 하부전극 및 상기 하부 콘택과 각각 연결되는 복수의 상부 콘택과,
    상기 상부 콘택이 연결되는 상부금속배선이 더 구비되는 것을 특징으로 하는 반도체소자의 스택 커패시터.
  3. 제1 항에 있어서,
    상기 제1 커패시터의 제1 하부전극과 상기 제1 커패시터의 제1 상부전극 사이에 형성된 제1 층간 절연막과,
    상기 제2 커패시터의 제2 상부전극과 제2 커패시터의 제2 하부전극 사이에 형성된 제2 층간 절연막이 더 구비되는 것을 특징으로 하는 반도체소자의 스택 커패시터.
  4. 복수의 하부 콘택이 형성된 기판 상에 제1 층간 절연막을 형성하는 단계와,
    상기 제1 층간 절연막 상에 동일한 면적을 갖는 제1 하부전극 및 제1 상부전극이 형성된 제1 커패시터가 구비된 제2 층간 절연막을 형성하는 단계와,
    상기 제2 층간 절연막 상에 상기 제1 하부전극 또는 제1 상부전극과 동일한 면적을 갖는 제2 상부전극이 형성된 제2 커패시터가 구비된 제3 층간 절연막을 형성하는 단계와,
    상기 제3 층간 절연막 상에 복수의 상부 콘택이 형성된 제4 층간 절연막을 형성하는 단계를 포함하며,
    상기 제 2 커패시터의 제 2 하부전극은 상기 제2 커패시터의 제2 상부전극보다 넓은 면적을 갖는 것을 특징으로 하는 반도체소자의 스택 커패시터의 제조방법.
  5. 제4 항에 있어서, 상기 제1 층간절연막 상에 동일한 면적을 갖는 제1 하부전극 및 제1 상부전극이 형성된 제1 커패시터가 구비된 제2 층간 절연막을 형성하는 단계는
    상기 제1 층간 절연막 상에 제1 금속막, 절연막, 제2 금속막을 순차적으로 형성하고, 상기 제2 금속막 상에 제1 마스크를 이용한 제1 포토레지스트 패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 이용한 식각공정을 통해 상기 제1 금속막, 절연막, 제2 금속막을 식각하여 제1 커패시터의 제1 하부전극, 제1 절연막 및 제1 커 패시터의 제1 상부전극을 형성하는 단계와,
    상기 제1 커패시터의 제1 하부전극, 제1 절연막 및 제1 커패시터의 제1 상부전극이 형성된 결과물 전면에 제2 층간절연막을 형성한 후, 상기 제1 커패시터의 제1 상부전극이 노출될 때까지 평탄화공정을 수행하여 제2 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 스택 커패시터의 형성방법.
  6. 제5 항에 있어서,
    상기 제1 금속막, 제2 금속막은 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta) 및 탄탈륨 질화막(TaN) 중 어느 하나를 사용하고, 상기 층간 절연막들 및 제 1 절연막은 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 중 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 스택 커패시터의 형성방법.
  7. 제4 항에 있어서, 상기 제2 층간 절연막 상에 상기 제1 하부전극 또는 제1 상부전극과 동일한 면적을 갖는 제2 상부전극이 형성된 제2 커패시터가 구비된 제3 층간 절연막을 형성하는 단계는
    상기 제2 층간 절연막 상에 제3 금속막, 절연막, 제4 금속막을 순차적으로 형성하고, 상기 제4 금속막 상에 상기 제1 마스크를 이용한 제2 포토레지스트 패턴을 형성하는 단계와,
    상기 제2 포토레지스트 패턴을 이용한 식각공정을 통해 상기 제4 금속막을 식각하여 제2 커패시터의 제2 상부전극을 형성하는 단계와,
    상기 제2 상부전극 상에 제2 마스크를 이용한 제3 포토레지스트 패턴을 형성하는 단계와,
    상기 제3 포토레지스트 패턴을 이용한 식각공정을 통해 상기 절연막, 제3 금속막을 식각하여 제2 절연막 및 제2 커패시터의 제2 하부전극을 형성하는 단계와,
    상기 제2 커패시터의 제2 상부전극, 제2 층간 절연막이 형성된 결과물 전면에 층간 절연막을 형성한 후, 상기 제2 커패시터의 제2 상부전극이 노출될 때까지 평탄화공정을 수행하여 제3 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 스택 커패시터의 형성방법.
  8. 제7 항에 있어서,
    상기 제3 금속막, 제4 금속막은 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta) 및 탄탈륨 질화막(TaN) 중 어느 하나를 사용하고, 상기 층간 절연막들 및 절연막은 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 중 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 스택 커패시터의 형성방법.
  9. 삭제
  10. 제4 항에 있어서, 상기 복수의 상부 콘택은
    상기 제4 절연막, 제3 절연막 및 제2 층간 절연막을 패터닝하여 형성된 비아홀에 금속물질이 매립되어 형성되며, 상기 커패시터의 제2 중심전극과 연결되는 제1 콘택과,
    상기 제4 절연막을 패터닝하여 형성된 비아홀에 금속물질이 매립되어 형성되며, 상기 커패시터의 상부전극을 연결되는 제2 콘택과,
    상기 제4 절연막, 제3 절연막 및 제2 절연막을 패터닝하여 형성된 비아홀에 금속물질이 매립되어 형성되며, 상기 하부 콘택과 연결되는 제3 콘택을 포함하는 것을 특징으로 하는 반도체 소자의 스택 커패시터의 형성방법.
  11. 제4 항에 있어서,
    상기 복수의 하부콘택과 연결되는 하부금속배선과,
    상기 복수의 상부콘택과 연결되는 상부금속배선을 더 구비하는 것을 특징으로 하는 반도체 소자의 스택 커패시터의 형성방법.
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