KR20090064805A - 반도체 소자의 ｍｉｍ 커패시터 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 반도체 기판 위에 패턴화된 제1 절연막 상에 로직부 메탈 및 커패시터 하부 메탈을 형성하는 단계, 상기 커패시터 하부 메탈의 일부분을 선택적으로 소정의 깊이까지 식각한 후 상기 반도체 기판 전면에 제2 절연막을 형성하는 단계, 상기 커패시터 하부 메탈의 일부분 위에 적층된 제2 절연막 상에 커패시터 상부 메탈을 형성하는 단계, 및 상기 제2 절연막 및 상기 커패시터 상부 메탈 위에 제3 절연막을 형성하는 단계를 포함한다.
MIM(Metal- Insulator-Metal) 커패시터.
Description
본 발명은 반도체 소자의 제조 장치에 관한 것으로, 보다 상세하게는 반도체 소자의 MIM 커패시터 제조 방법에 관한 것이다.
최근 계속되고 있는 복합 반도체 소자(Merged Memory Logic, MML)는 하나의 칩 내에 메모리 셀 어레이부와 아날로그 또는 주변회로가 함께 집적된다. 이러한 복합 반도체 소자에 의해 멀티미디어 기능이 크게 향상되어 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.
고속 동작을 요구하는 아날로그 회로에서 고용량의 커패시터를 구현하기 위한 연구가 계속되고 있다.
PIP(polysilicon-Insulator-Polusilicon) 구조의 커패시터의 경우에는 상부 전극 및 하부 전극을 도전성 폴리 실리콘으로 사용하였기 때문에 상부 전극과 하부 전극과 유전체 박막 계면에서 산화 반응이 일어나 자연 산화막이 형성되어 전체 커패시턴스가 낮아지는 단점이 있으며, 폴리 실리콘층에 형성에 형성되는 공핍층(depletion region)으로 인하여 커패시턴스가 낮아지고 이에 따라 고속 및 고주 파 동작에 적합하지 않은 단점이 있다.
이를 해결하기 위하여 상부 전극과 하부 전극을 금속으로 사용하는 MIM(Metal-Insulator-Metal) 구조의 커패시터가 사용되고 있다. 이러한 MIM 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다.
일반적으로 커패시터 하부 메탈은 하부 금속 배선과 동시에 형성되며, 그 위에 커패시터 절연막과 커패시터 상부 메탈을 형성하여 상기 MIM 커패시터를 형성한다.
도 1a 내지 도 1c는 일반적인 MIM 커패시터 형성 공정을 나타내는 단면도이다.
도 1a를 참조하면, 상기 MIM 커패시터는 로직부(15)가 형성된 제1 절연막(10) 상에 형성된 하부 메탈(25), 상기 하부 메탈 상에 형성된 제3 절연막(30), 및 상기 제3 절연막 상에 형성된 상부 메탈(35)을 포함한다.
그러나 도 1a에 도시된 MIM 커패시터는 상기 로직부(15)와 공정 단차가 발생하며, 도 1b를 참조하면, 상기 MIM 커패시터의 금속 배선을 위하여 층간 절연막(40)을 형성한 경우 상기 공정 단차로 인하여 상기 층간 절연막이 평탄화게 형성되지 않은 모습을 나타낸다.
따라서 상기 MIM 커패시터 형성 후 후속 공정(예컨대, 상기 MIM 커패시터의 금속 배선 형성 공정등)을 진행하기 위해서는 도 1c에 도시된 바와 같이 평탄화 공정(Chemical Physical polishing, CMP)을 수행하여야 하며, 이로 인한 추가 공정의 수행으로 공정 단가가 높아지는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 MIM 커패시터 형성시 공정 단차로 인한 후속 공정 진행시 추가로 들어가는 공정들을 단순화시켜 반도체 제조 소자의 제조 단가를 줄일 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 패턴화된 제1 절연막 상에 로직부 메탈 및 커패시터 하부 메탈을 형성하는 단계, 상기 커패시터 하부 메탈의 일부분을 선택적으로 소정의 깊이까지 식각한 후 상기 반도체 기판 전면에 제2 절연막을 형성하는 단계, 상기 커패시터 하부 메탈의 일부분 위에 적층된 제2 절연막 상에 커패시터 상부 메탈을 형성하는 단계, 및 상기 제2 절연막 및 상기 커패시터 상부 메탈 위에 제3 절연막을 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 패턴화된 제1 절연막 상에 로직부 메탈 및 커패시터 하부 메탈을 형성하는 단계, 상기 커패시터 하부 메탈의 일부분을 선택적으로 소정의 깊이까지 식각한 후 상기 반도체 기판 전면에 제2 절연막을 형성하는 단계, 상기 커패시터 하부 메탈의 일부분 위에 적층된 제2 절연막 상에 커패시터 상부 메탈을 형성하는 단계, 상기 반도체 기판 전면에 층간 절연막을 형성하는 단계, 상기 층간 절연막, 및 상기 제2 절연막을 선택적으로 식각하여 상기 커패시터 상부 메탈의 일부를 노출시키는 제1 컨택홀 및 상기 커패시터 하부 메탈의 일부를 노출시키는 제2 컨택홀을 형성하는 컨택홀 형성 단계, 및 형성된 상기 제1 컨택홀 및 상기 제2 컨택홀에 도전 물질을 매립하여 금속 배선을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 MIM 커패시터 형성시 로직부와 상기 MIM 커패시터를 공정 단차없이 형성함으로써 후속 공정 진행시 추가로 들어가는 공정들을 단순화시켜 반도체 제조 소자의 제조 단가를 줄일 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 MIM 커패시터 형성 방법을 나타내는 단면도이다. 먼저 도 2a에 도시된 바와 같이 반도체 기판(미도시) 위에 패턴화된 제1 절연막(110) 상에 로직부 메탈(112) 및 커패시터 하부 메탈(115)을 동시에 증착한다. 상기 커패시터 하부 메탈(115)은 알루미늄 또는 구리일 수 있다.
상기 커패시터 하부 메탈(115)의 일부분을 선택적으로 식각하기 위하여 제1 포토 레지스트 패턴(120)를 형성하고, 상기 제1 포토 레지스트 패턴(120)을 식각 마스크로 하여 상기 커패시터 하부 메탈(115)의 일부분을 소정의 깊이까지 식각한 다. 예컨대, 상기 커패시터 하부 메탈(115)의 두께의 절반까지 식각할 수 있다.
다음으로 도 2b에 도시된 바와 같이 상기 제1 포토 레지스트 패턴(120)을 제거한다.
다음으로 도 2c에 도시된 바와 같이 제2 절연막(120)을 상기 반도체 기판(미도시) 전면에 증착하여, 상기 제2 절연막(120)을 상기 로직 메탈(112)의 상부와 식각된 하부 메탈(115')의 표면에 증착한다. 여기서 상기 제2 절연막(120)은 질화막일 수 있다.
상기 제2 절연막(120) 상에 도전 물질(예컨대, 구리 또는 Ti/TiN막)을 증착하고, 증착된 상기 도전물질에 대한 CMP 공정을 통하여 평탄화하여 커패시터 상부 메탈(125)을 형성한다. 따라서 상기 커패시터 하부 메탈의 일부분 표면에 적층된 제1 절연막 상에 커패시터 상부 메탈이 형성될 수 있다.
제3 절연막(130)을 상기 반도체 기판 전면에 증착함으로써 노출된 상기 제2 절연막(120) 및 상기 커패시터 상부 메탈(125) 위에 동시에 형성한다.
도 2c에 도시된 바와 같이 식각된 커패시터 하부 메탈(115'), 상기 제2 절연막(120), 및 상기 커패시터 상부 메탈(125)은 MIM 커패시터를 형성한다.
도 2c에 도시된 바와 같이 본 발명의 실시 예에 따른 MIM 커패시터 제조 방법에 의하면 종래에 발생했던 공정 단차가 없어지게 되어 추가적인 CMP 공정없이 후속 공정을 상기 제3 절연막(130) 상에 진행할 수 있다. 따라서 공정 스탭이 줄어들게 되며 그로 인하여 공정 단가를 감소시킬 수 있다.
상기 MIM 커패시터에 대한 상부 금속 배선을 형성하기 위하여 상기 제3 절연 막(130) 상에 층간 절연막(135)을 형성한 후 상기 층간 절연막(135), 상기 제3 절연막(130), 및 상기 제2 절연막(120) 순서로 식각하여 상기 커패시터 상부 메탈(125)의 일부를 노출시키는 제1 컨택홀 및 식각된 상기 커패시터 하부 메탈(115')의 일부를 노출시키는 제2 컨택홀을 형성하고, 형성된 상기 제1 컨택홀 및 상기 제2 컨택홀에 도전 물질을 매립하여 상부 금속 배선을 형성할 수 있다.
도 3a 내지 도 3f은 도 2c에 도시된 MIM 커패시터에 상부 금속 배선을 형성하는 후속 공정을 나타내는 단면도이다.
도 3a에 도시된 바와 같이, 상기 제3 절연막(130) 상에 층간 절연막(135)을 형성하고, 상기 층간 절연막(135) 상에 제2 포토 레지스트 패턴(140)을 형성한다. 상기 제2 포토 레지스트 패턴(140)은 상기 커패시터 하부 메탈(115') 중 비식각된 부분 및 상기 커패시터 상부 메탈(125)의 일부를 노출시키도록 패턴화된다.
상기 제2 포토 레지스트 패턴(140)을 식각 마스크로 사용하여 상기 층간 절연막(135)을 상기 제3 절연막(130)이 노출될 때까지 식각하여 상기 커패시터 상부 메탈(125)의 일부에 대응하는 제1 개구부 및 상기 커패시터 하부 메탈(115') 중 비식각된 일부에 대응하는 제2 개구부를 형성한다.
도 3b에 도시된 바와 같이, 상기 제1 개구부 및 상기 제2 개구부에 희생 포토 레지스트(145)를 매립하고, 도 3c에 도시된 바와 같이 제3 포토 레지스트 패턴(150)을 형성한다. 그리고 도 3d에 도시된 바와 같이 상기 제3 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 제3 절연막(130)이 노출될 때까지 상기 희생 포토 레지스트(145) 및 상기 층간 절연막(135)의 일부를 식각한 후 상기 제3 포토 레 지스트 패턴(150)을 제거한다. 이 때 상기 로직부 메탈(112)의 상부 금속 배선을 위한 패턴도 형성된다.
도 3e에 도시된 바와 같이 상기 제3 포토 레지스트 패턴(150)을 제거한 후 상기 층간 절연막(135)을 전면 식각함으로써 상기 커패시터 상부 메탈(125)을 노출시키는 제1 컨택홀(154) 및 상기 커패시터 하부 메탈(115')을 노출시키는 제2 컨택홀(156)을 형성한다. 이 때 상기 로직부 메탈(112)의 상부 금속 배선을 위한 컨택홀도 형성된다.
도 3f에 도시된 바와 같이 상기 제1 컨택홀(154) 및 상기 제2 컨택홀(156) 내에 금속 물질을 매립하여 상부 금속 배선(미도시)과 컨택을 위한 플러그들(162, 및 164) 을 형성한 후 그 위에 상기 상부 금속 배선(미도시)을 형성한다.
도 3a 내지 도 3f에서 상술한 상부 금속 배선을 형성하는 후속 공정에서는 희생 포토 레지스트를 사용하여 컨택홀들(154 및 156)을 형성하는 방법을 설명하였지만 본 발명은 이에 한정되는 것은 아니다.
예컨대, 보다 간단하게 상기 희생 포토 레지스트를 사용하는 공정을 생략하여 컨택홀들을 형성하는 다른 실시 예를 설명한다.
도 3a에 도시된 바와 같이 반도체 기판(미도시) 상에 상기 층간 절연막(135)까지 형성한 후 상기 커패시터 하부 메탈(115') 중 비식각된 부분 및 상기 커패시터 상부 메탈(125)의 일부를 노출시키기 위한 상기 제2 포토 레지스트 패턴(140)을 상기 층간 절연막(135) 상에 형성한다.
다음으로 상기 제2 포토 레지스트 패턴(140)을 식각 마스크로 사용하여 상기 제3 절연막(130)이 노출될 때까지 상기 층간 절연막(135)을 식각하여 상기 커패시터 상부 메탈(125)의 일부에 대응하는 제1 개구부 및 상기 커패시터 하부 메탈 중 비식각된 일부에 대응하는 제2 개구부를 형성한 후 상기 제2 포토 레지스트 패턴을 제거한다.
상기 제2 포토 레지스트 패턴을 제거한 후 상기 제1 개구부 및 상기 제2 개구부가 형성된 상기 층간 절연막(135)을 전면 식각하여 상기 커패시터 상부 메탈(125)의 일부를 노출시키는 제1 컨택홀 및 상기 커패시터 하부 메탈 중 비식각된 일부를 노출시키는 제2 컨택홀을 형성한다. 이때 상기 상부 금속 메탈 부분(125)은 식각되지 않고, 상기 제2 개구부 아래의 상기 제2 절연막(120)부분만 선택적으로 식각된다.
마지막으로 상기 제1 컨택홀(154) 및 상기 제2 컨택홀(156) 내에 금속 물질을 매립하여 상부 금속 배선과 컨택을 위한 플러그들을 형성한 후 그 위에 상기 상부 금속 배선을 형성할 수 있다.
도 2c에 도시된 본 발명의 실시 예에 따른 MIM 커패시터는 후속 상부 금속 배선 공정을 위하여 상기 커패시터 상부 메탈(125) 형성 후 상기 제3 절연막(130)을 증착한다. 상기 커패시터 상부 메탈(125)이 구리인 경우에는 상기 제3 절연막(130)이 상기 커패시터 상부 메탈(125)의 확산 방지막으로 사용되어 필요하다.
그러나 상기 커패시터 상부 메탈(125)이 Ti 또는 TiN막인 경우에는 후속 금속 배선을 위한 플러그 형성시 확산 방지막으로 상기 제3 절연막(130)이 필요없다.
따라서 본 발명의 다른 실시 예에 따른 MIM 커패시터 형성 및 상부 금속 배 선 형성 방법은 다음과 같다.
먼저 반도체 기판 위에 패턴화된 제1 절연막(110) 상에 로직부 메탈(112) 및 커패시터 하부 메탈(115)을 형성하고, 상기 커패시터 하부 메탈(115)의 일부분을 선택적으로 소정의 깊이까지 식각한 후(115') 상기 반도체 기판 전면에 제2 절연막(120)을 형성한다.
다음으로 상기 커패시터 하부 메탈의 일부분 위에 적층된 제2 절연막 상에 커패시터 상부 메탈을 형성한다. 여기까지는 2a 내지 도 2c에서 상술한 바와 같다.
그러나 다른 점은 상기 제3 절연막을 형성함이 없이 상기 반도체 기판 전면에 층간 절연막을 형성한다. 그리고 상기 층간 절연막, 및 상기 제1 절연막을 선택적으로 식각하여 상기 커패시터 상부 메탈의 일부를 노출시키는 제1 컨택홀 및 상기 커패시터 하부 메탈의 일부를 노출시키는 제2 컨택홀을 형성한다. 형성된 상기 제1 컨택홀 및 상기 제2 컨택홀에 도전 물질을 매립하여 상기 상부 금속 배선을 형성한다.
구체적으로 상기 컨택홀들은 다음과 같이 형성될 수 있다. 상기 커패시터 하부 메탈 중 비식각된 일부 및 상기 커패시터 상부 메탈의 일부를 노출시키기 위한 포토 레지스트 패턴을 상기 층간 절연막 상에 형성한다.
그리고 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 층간 절연막 및 상기 제2 절연막을 선택적으로 식각하여 상기 커패시터 상부 메탈의 일부를 노출시키는 상기 제1 컨택홀 및 상기 커패시터 하부 메탈 중 비식각된 일부를 노출시키는 상기 제2 컨택홀을 형성할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 도 1c는 일반적인 MIM 커패시터 형성 공정을 나타내는 단면도이다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 MIM 커패시터 형성 방법을 나타내는 단면도이다.
도 3a 내지 도 3f은 도 2c에 도시된 MIM 커패시터에 상부 금속 배선을 형성하는 후속 공정을 나타내는 단면도이다.
<도면 주요 부분에 대한 부호의 설명>
110: 제1 절연막, 112: 로직부 메탈,
115: 커패시터 하부 메탈, 120: 제2 절연막,
125: 커패시터 상부 메탈, 130: 제3 절연막,
135: 층간 절연막, 140: 제2 포토 레지스트 패턴
145: 희생 포토 레지스트, 150 제3 포토 레지스트 패턴,
154: 제1 컨택홀, 156: 제2 컨택홀.
Claims (10)
- 반도체 기판 위에 패턴화된 제1 절연막 상에 로직부 메탈 및 커패시터 하부 메탈을 형성하는 단계;상기 커패시터 하부 메탈의 일부분을 선택적으로 소정의 깊이까지 식각한 후 상기 반도체 기판 전면에 제2 절연막을 형성하는 단계;상기 커패시터 하부 메탈의 일부분 위에 적층된 제2 절연막 상에 커패시터 상부 메탈을 형성하는 단계; 및상기 제2 절연막 및 상기 커패시터 상부 메탈 위에 제3 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 반도체 소자의 제조 방법은,상기 제3 절연막 상에 층간 절연막을 형성하는 단계:상기 층간 절연막, 상기 제3 절연막, 및 상기 제2 절연막 순서로 식각하여 상기 커패시터 상부 메탈의 일부를 노출시키는 제1 컨택홀 및 상기 커패시터 하부 메탈의 일부를 노출시키는 제2 컨택홀을 형성하는 컨택홀 형성 단계; 및형성된 상기 제1 컨택홀 및 상기 제2 컨택홀에 도전 물질을 매립하여 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 로직부 메탈 및 커패시터 하부 메탈을 형성하는 단계는,상기 제1 절연막 상에 로직부 메탈 및 커패시터 하부 메탈을 동일 공정에서 단차없이 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법
- 제1항에 있어서, 상기 제2 절연막을 형성하는 단계는,상기 커패시터 하부 메탈 위에 포토 레지스트 패턴을 형성하는 단계;상기 포토 레지스터 패턴을 식각 마스크로 사용하여 상기 커패시터 하부 메탈의 일부분을 상기 커패시터 하부 메탈 두께의 절반까지 식각한 후 상기 포토 레지스트 패턴을 제거하는 단계; 및상기 포토 레지스트 패턴이 제거된 상기 반도체 기판 전면에 상기 제2 절연막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 커패시터 상부 메탈을 형성하는 단계는,상기 제2 절연막 상에 도전 물질을 증착하는 단계; 및상기 도전 물질을 화학적 기계적 연마를 통하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 컨택홀 형성 단계는,상기 커패시터 하부 메탈 중 비식각된 부분 및 상기 커패시터 상부 메탈의 일부를 노출시키기 위한 포토 레지스트 패턴을 상기 층간 절연막 상에 형성하는 단계;상기 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 층간 절연막을 상기 제2 절연막이 노출될 때까지 식각하여 상기 커패시터 상부 메탈의 일부에 대응하는 제1 개구부 및 상기 비식각된 상기 커패시터 하부 메탈 중 일부에 대응하는 제2 개구부를 형성하는 단계; 및상기 제1 개구부 및 상기 제2 개구부가 형성된 상기 층간 절연막을 전면 식각하여 상기 커패시터 상부 메탈의 일부를 노출시키는 제1 컨택홀 및 상기 비식각된 상기 커패시터 하부 메탈 중 일부를 노출시키는 제2 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 위에 패턴화된 제1 절연막 상에 로직부 메탈 및 커패시터 하부 메탈을 형성하는 단계;상기 커패시터 하부 메탈의 일부분을 선택적으로 소정의 깊이까지 식각한 후 상기 반도체 기판 전면에 제2 절연막을 형성하는 단계;상기 커패시터 하부 메탈의 일부분 위에 적층된 제2 절연막 상에 커패시터 상부 메탈을 형성하는 단계;상기 반도체 기판 전면에 층간 절연막을 형성하는 단계:상기 층간 절연막, 및 상기 제2 절연막을 선택적으로 식각하여 상기 커패시터 상부 메탈의 일부를 노출시키는 제1 컨택홀 및 상기 커패시터 하부 메탈의 일부 를 노출시키는 제2 컨택홀을 형성하는 컨택홀 형성 단계; 및형성된 상기 제1 컨택홀 및 상기 제2 컨택홀에 도전 물질을 매립하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서, 상기 로직부 메탈 및 커패시터 하부 메탈을 형성하는 단계는,상기 제1 절연막 상에 로직부 메탈 및 커패시터 하부 메탈을 동일 공정에서 단차없이 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법
- 제7항에 있어서, 상기 제2 절연막을 형성하는 단계는,상기 커패시터 하부 메탈 위에 포토 레지스트 패턴을 형성하는 단계;상기 포토 레지스터 패턴을 식각 마스크로 사용하여 상기 커패시터 하부 메탈의 일부분을 상기 커패시터 하부 메탈 두께의 절반까지 식각한 후 상기 포토 레지스트 패턴을 제거하는 단계; 및상기 포토 레지스트 패턴이 제거된 상기 반도체 기판 전면에 상기 제2 절연막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서, 상기 컨택홀 형성 단계는,상기 커패시터 하부 메탈 중 비식각된 일부 및 상기 커패시터 상부 메탈의 일부를 노출시키기 위한 포토 레지스트 패턴을 상기 층간 절연막 상에 형성하는 단 계; 및상기 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 층간 절연막 및 상기 제2 절연막을 선택적으로 식각하여 상기 커패시터 상부 메탈의 일부를 노출시키는 상기 제1 컨택홀 및 상기 커패시터 하부 메탈 중 비식각된 일부를 노출시키는 상기 제2 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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