KR100368976B1 - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로, 금속막-유전막-금속막으로 형성되는 아날로그 캐패시터에 관한 것이다.

본 발명은, 로직 영역과 메모리 영역을 구비하는 반도체 소자의 아날로그 캐패시터 형성방법에 있어서, 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 하지층 상부에 제1 절연막을 형성하는 단계; 상기 제1 절연막에 캐패시터 형성영역을 한정하는 콘택홀을 형성하는 단계; 상기 콘택홀 측벽에만 하부전극 및 박막의 유전막을 형성하는 단계; 상기 하부전극 및 캐패시터용 유전막이 형성된 결과물상에 상부전극용 플러그막을 매립하는 단계; 상기 상부전극용 플러그막 상부에 소정 패턴을 갖는 제1 금속라인을 형성하는 단계; 상기 제1 금속라인이 형성된 전체 구조 상부에 제2 절연막을 형성하는 단계; 상기 제2 절연막 일정 부분을 과도식각하여 상기 제1 금속라인 일정 부분을 식각함과 동시에 상기 캐패시터 형성영역 이외의 상기 제1 절연막 소정 부분을 제거하여 상기 하부전극 상단면을 노출시키는 단계; 상기 제1 금속라인 및 상기 하부전극 상단면을 연결하는 도전막을 매립하는 단계 및 상기 도전막과 접속하는 제2 금속라인을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법을 제공하는 것을 특징으로 한다. 이에의해, 서로 인접한 캐패시터를 병렬로 연결할 수 있다.

Description

반도체 소자의 캐패시터 및 그 제조방법{CAPACITOR IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로, 보다 구체적으로 금속막 - 유전막 - 금속막(MIM)을 형성되는 MML(Merged Memory Logic) 소자의 아날로그 캐패시터에 관한 것이다.

최근 들어 등장하고 있는 복합 반도체장치(MML)는 한 칩내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 직접화된 소자이다.

이러한 복합 반도체장치의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체장치의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.

한편, 고속동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체소자 개발이 진행 중에 있다.

일반적으로 커패시터가 PIP(Poly Insulator Poly) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리 실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시터의 크기가 줄어들게 되는 단점이 있다.

이를 해결하기 위해 커패시터의 구조를 MIS(Metal Insulator Silicon) 내지 MIM(Metal Insulator Metal)로 변경하게 되었는데, 그 중에서 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.

도 1a 내지 도 1d는 종래 기술에 따른 MML 소자에 있어서 아날로그 캐패시터인 MIM 캐패시터 제조방법을 설명하기 위한 단면도이다.

먼저, 도 1a에 도시된 바와같이, 메모리 영역(M)과 로직 영역(L)을 포함하는 반도체 기판(10)이 제공된다. 이러한 반도체 기판(10) 상부에 하지층(20)을 형성한다.

상기 하지층(20)에 대해 다음과 같이 간략하게 설명한다.

반도체 기판(10) 상부에 통상적인 트랜지스터 제조공정을 수행하여 메모리 영역(M)과 로직 영역(L)상에 트랜지스터(12)를 형성한다. 이때, 미설명 부호 13은 절연용 스페이서이고, 미설명 부호 15는 소오스/드레인 영역을 나타낸다.

그 다음, 트랜지스터(12)가 형성된 메모리 영역(M) 상에 통상적인 공정에 의해 비트라인(17)을 형성하고, 스트리지 노드 영역에 디램 캐패시터(19)를 형성한다. 이때, 미설명 부호 18은 로직 영역(L)의 활성영역을 연결하는 도전성 플러그막이다.

그 다음, 도 1b에 도시된 바와같이, 상기 하지층(20) 전면상에 제1 금속막(21), 유전막(23) 및 제2 금속막(25)을 차례로 형성한다. 그 다음, 제2 금속막(25) 상부에 감광막(미도시)을 도포한 다음, 식각 마스크를 이용하여 아날로그 캐패시터 형성 영역을 한정하기 위해 상기 감광막을 패터닝한다. 이어서, 상기 감광막 패턴을 식각장벽으로 제2 금속막(25) 및 유전막(23) 소정부분을 패터닝하여 캐패시터 형성 영역을 한정한다. 그 다음, 상기 감광막 패턴을 제거된다.

이어서, 도 1c에 도시된 바와같이, 캐패시터 형성 영역이 한정된 결과물 전면상에 감광막을 도포한 다음, 식각 마스크를 이용하여 캐패시터의 하부전극 및 일반 금속배선 형성을 위해 소정부분 패터닝한다. 그런다음, 상기 감광막 패턴(27)을 식각장벽으로 제1 금속막(23)을 패터닝하여 아날로그 캐패시터를 형성한다.

그 다음, MIM형 아날로그 커패시터는 다른 반도체 소자와 동시에 구현되어야 하므로 상호 연결배선(interconnection line)인 금속배선을 통해서 반도체 소자와 전기적으로 연결된다. 즉, 도 1d에 도시된 바와같이, 상기 감광막 패턴(27)을 제거한 다음, 아날로그 캐패시터가 형성된 결과물 전면상에 층간 절연막(28)을 형성한다. 이어서, 층간절연막(28)내에 제2 금속막(25) 및 제1 금속막(23)과 접속하고, 일반 금속배선을 형성하기 위해 콘택홀을 각각 형성한다. 그 다음, 상기 콘택홀상에 도전성 플러그막(30)을 매립한다. 그런다음, 도전성 플러그막(30)과 각각 콘택하는 금속배선(32)을 형성하여 MML 소자의 아날로그 캐패시터를 제조한다.

그러나, 종래 MML 소자의 아날로그 캐패시터에 있어서, MIM 캐패시터를 형성하기 위해 추가적인 식각 마스크가 필요하게 되며, 이는 원가 상승의 결과를 가져온다. 또한, 소자의 고집적화에 따라 캐패시턴 면적이 감소하므로 더 높은 캐패시턴스값을 갖는 MIM 캐패시터 형성방법이 필요하다.

따라서, 본 발명의 목적은 기존에 이용하던 표준 배선 공정을 이용하여 상술한 문제점의 식각 마스크 공정을 생략할 수 있는 반도체 소자의 캐패시터 및 그 제조방법을 제공하는 것이다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 제조공정도.

도 2는 본 발명의 실시예에 따른 반도체 소자의 캐패시터를 설명하기 위한 전체 단면도.

도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 제조공정도.

* 도면의 주요 부분에 대한 부호설명 *

50 : 반도체 기판 60 : 하지층

62 : 제1 금속라인 64 : 제1 절연막

66 : 콘택홀 68 : 하부전극

70 : 유전막 72 : 상부전극용 플러그막

74 : 제2 금속라인 76 : 제2 절연막

78 : 제2 도전성 플러그막 80 : 제3 금속라인

상기 목적 달성을 위한 본 발명의 반도체 소자의 캐패시터 및 그 제조방법은, 로직 영역과 메모리 영역을 구비하는 반도체 소자의 아날로그 캐패시터 형성방법에 있어서, 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 하지층 상부에 제1 절연막을 형성하는 단계; 상기 제1 절연막에 캐패시터 형성영역을 한정하는 콘택홀을 형성하는 단계; 상기 콘택홀 측벽에만 하부전극 및 박막의 유전막을 형성하는 단계; 상기 하부전극 및 캐패시터용 유전막이 형성된 결과물상에 상부전극용 플러그막을 매립하는 단계; 상기 상부전극용 플러그막 상부에 소정 패턴을 갖는 제1 금속라인을 형성하는 단계; 상기 제1 금속라인이 형성된 전체 구조 상부에 제2 절연막을 형성하는 단계; 상기 제2 절연막 일정 부분을 과도식각하여 상기 제1 금속라인 일정 부분을 식각함과 동시에 상기 캐패시터 형성영역 이외의 상기 제1 절연막 소정 부분을 제거하여 상기 하부전극 상단면을 노출시키는 단계; 상기 제1 금속라인 및 상기 하부전극 상단면을 연결하는 도전막을 매립하는 단계 및 상기 도전막과 접속하는 제2 금속라인을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법을 제공하는 것을 특징으로 한다.

또한, 본 발명에 따르면, 금속막-유전막-금속막 구조로 된 반도체 소자의 아날로그 캐패시터에 있어서, 수직방향으로 형성된 한 쌍의 하부전극 및 한 쌍의 유전막과 한 쌍의 유전막 사이에 매립되는 상부전극용 플러그막으로 형성된 적어도 1 이상의 캐패시터와, 상기 상부전극용 플러그막과 접속되는 제1 금속배선과, 상기 제1 금속배선 및 상기 하부전극 외면 상단부와 콘택하는 제2 금속라인을 포함하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.

도 2는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터에 관한 도면이고, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법에 관한 도면이다.

먼저, 도 2에 도시된 바와같이, 메모리 영역(M)과 로직 영역(L)을 포함하는 반도체 기판(50)이 제공된다. 이러한 반도체 기판(50) 상부에 하지층(60)을 형성한다. 이때, 하지층(60)은 트랜지스터(51)와 메모리 영역(M) 에서의 비트라인(53) 및 캐패시터(55)를 포함한다. 이어서, 상기 하지층(60) 상부에는 로직 영역(L)에서의 활성 영역과 콘택하는 제1 도전성 플러그막(57)과 연결을 위한 금속 라인(62)과 동시에 메모리 영역(M)에서의 일반 금속 배선을 위한 제1 금속 라인(62)을 형성한다.

그 다음, 제1 금속 라인(62)이 형성된 전체 구조상에 제1 절연막(64)을 형성하고, 제1 절연막(64) 일정부분을 식각하여 콘택홀(66)을 형성하므로써 제1 금속라인(62) 소정부분을 노출시킨다. 이어서, 콘택홀(66) 양 측벽에 수직방향으로 하부전극(68) 및 유전막(70)을 형성한 다음, 그 결과물 상에 상부전극용 플러그막(72)을 매립하여 제1 절연막(64)을 사이에 두고 적어도 1 이상의 캐패시터를 형성한다. 그 다음, 상부전극용 플러그막(72)과의 금속배선을 위한 제2 금속라인(74)를 형성하고 그 결과물 전면상에 제2 절연막(76)을 증착한다.

그리고나서, 제2 절연막(76) 일정부분을 과도식각하여 제2 금속라인(74)과 연결함과 동시에 상기 캐패시터 사이에 개재된 제1 절연막(64) 소정부분을 식각하여 하부전극(68) 외면 상단부와 연결하는 제3 금속라인(80)을 형성하므로써 아날로그 캐패시터의배선을 제조한다. 이때, 미설명 부호 78은 제2 도전성 플러그막이다. 상기 제1, 제2 도전성 플러그막은 바람직하게 매립특성이 좋은 텅스텐막을 사용한다.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 상세히 설명한다.

먼저, 도 3a에 도시된 바와같이, 메모리 영역(M)과 로직 영역(L)을 포함하는 반도체 기판(50)이 제공된다. 이러한 반도체 기판(50) 상부에 하지층(60)을 형성한다.

이때, 상기 하지층(60)에 대해 다음과 같이 간략하게 설명한다.

반도체 기판(50) 상부에 통상적인 트랜지스터 제조공정을 수행하여 메모리 영역(M)과 로직 영역(L)상에 트랜지스터(51)를 형성한다. 이때, 미설명 부호 52는 절연용 스페이서이고, 미설명 부호 54는 소오스/드레인 영역을 나타낸다.

그 다음, 트랜지스터(51)가 형성된 메모리 영역(M) 상에 통상적인 공정에 의해 비트라인(53)을 형성하고, 스트리지 노드 영역에 디램 캐패시터(55)를 형성한다. 이때, 미설명 부호 57은 로직 영역(L)의 활성영역을 연결하는 도전성 플러그막이다.

이어서, 상기 하지층(60) 상부에 제1 금속막을 형성한다. 그런다음, 로직 영역(L)에서의 제1 도전성 플러그막(57)과 연결을 위한 금속 라인 및 메모리 영역(M)에서의 일반 금속 배선을 위한 금속 라인을 형성하기 위해 상기 제1 금속막을 소정부분 패터닝하여 제1 금속라인(62)을 동시에 형성한다.

다음, 도 3b에 도시된 바와같이, 제1 금속 라인(62)이 형성된 기판 전면상에 제1 절연막(64), 예를 들면 유동막으로서 SOG(spin on glass)막과 같은 평탄화막을 형성한다. 그런다음, 제1 절연막(64)상에 제1 금속 라인(62) 소정부분을 노출시키는 콘택홀(66)을 형성한다. 이때, 콘택홀(66) 형성시 아날로그 캐패시터가 형성될 영역(C)은 다른 일반 배선의 홀이 형성될 영역보다 크게 형성한다.

이어서, 콘택홀(66)이 형성된 기판 전면상에 배리어 금속막 및 유전막을 차례로 증착한다. 그런다음, 마스크 공정 진행 없이 블랭킷 에치백을 진행하여 아날로그 캐패시터가 형성되지 않을 영역의 유전막을 제거하고, 상기 배리어 금속막을 에치백하므로써 캐패시터 형성 영역의 콘택홀(66) 측벽에 하부전극(68) 및 캐패시터용 유전막(70)을 형성한다. 이때, 일반 배선의 콘택홀 영역은 폭이 좁기 때문에 상기 배리어 금속막은 식각이 않될 수 있다.

그 다음, 도 3c에 도시된 바와같이, 하부전극(68) 및 유전막(70)이 형성된 결과물상에 상부전극용 도전막을 매립한 다음, 상기 상부전극용 도전막을 제1 절연막(64)이 노출될때까지 연마하여 상부전극용 플러그막(72)을 형성한다. 이때, 상부전극용 플러그막(72)은 매립특성이 좋은 텅스텐막으로 형성한다.

이어서, 상부전극용 플러그막(72)이 형성된 기판 결과물 전면에 제2 금속막을 형성한다. 그리고나서, 상기 상부전극용 플러그막(72) 상부에만 상기 제2 금속막이 형성되도록 소정부분 패터닝 하여 제2 금속라인(74)을 형성한다. 즉, 제2 금속라인(74) 형성시에 아날로그 캐패시터가 형성될 영역에서는 제2 금속라인(74)을 콘택홀(66)의 크기보다 작게 되도록 한다.

이어서, 도 3d에 도시된 바와같이, 제2 금속라인(74)이 형성된 전체구조상에 제2 절연막(76)을 형성한다. 그런다음, 제2 절연막(76) 일정 부분을 과도식각하여 제2 금속라인(74) 일정부분을 식각함과 동시에 상기 캐패시터 형성영역 이외의 제1 절연막(64) 소정 부분을 제거하여 상기 하부전극(68) 외면의 상단면을 노출시킨다. 이때, 상기 과도식각을 수행하여 아날로그 캐패시터의 하부전극(68)과 접촉면적을 증가시켜 접촉저항을 감소시킬 수 있다.

그리고나서, 일정부분 식각된 제2 금속라인(76)과 외면의 상단면이 노출된 하부전극(68)과 접속하기 위한 도전막, 바람직하게 텅스텐막을 매립한다음 연마하므로써 제2 도전성 플러그막(78)을 형성한다. 그런다음, 상기 플러그막(78)이 형성된 기판 전면에 제3 금속막을 형성한다. 이어서, 상기 제3 금속막 소정부분을 패터닝하여 캐패시터의 하부전극(68) 및 상부전극(72)을 연결하는 제3 금속라인(80)을 형성한다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상술한 본 발명의 반도체 소자의 캐패시터 제조방법에 의하면, 기존에 이용하던 표준 배선공정을 이용하여 종래의 배리어 메탈을 하부전극으로 형성하고, 배선공정에서는 사용하지 않던 절연막을 증착하여 캐패시터의 유전막으로 사용하고또한, 종래 배선 공정에서 플러그 금속막을 상부전극으로 형성하여 캐패시터를 제조한다. 이에, 추가 마스크 공정 없이 종래의 배선공정을 그대로 이용하여 MIM 캐패시터를 형성하므로 원가를 줄일 수 있다.

또한, 상기 캐패시터 형성시에 바로 인접한 캐패시터 간에 병렬로 연결되도록 하여 캐패시턴스를 증가시킬 수 있으므로 회로특성을 향상시킬 수 있다.

또한, 종래기술에서는 수평 방향으로 캐패시터를 형성하므로 캐패시터 값을 증가시키기 위해서는 칩(CHIP)에서 캐패시터가 차지하는 면적이 증가할 수 밖에 없어 칩 사이즈를 증가시키는 단점이 있다. 그러나, 본 발명에서는 캐패시터를 수직방향으로 형성하므로 칩 사이즈의 증가없이 높은 캐패시턴스 값을 얻을 수 있다.

Claims (6)

1. 로직 영역과 메모리 영역을 구비하는 반도체 소자의 아날로그 캐패시터 형성방법에 있어서,

   하지층이 형성된 반도체 기판을 제공하는 단계;

   상기 하지층 상부에 제1 절연막을 형성하는 단계;

   상기 제1 절연막에 캐패시터 형성영역을 한정하는 콘택홀을 형성하는 단계;

   상기 콘택홀 측벽에만 하부전극 및 박막의 유전막을 형성하는 단계;

   상기 하부전극 및 캐패시터용 유전막이 형성된 결과물상에 상부전극용 플러그막을 매립하는 단계;

   상기 상부전극용 플러그막 상부에 소정 패턴을 갖는 제1 금속라인을 형성하는 단계;

   상기 제1 금속라인이 형성된 전체 구조 상부에 제2 절연막을 형성하는 단계;

   상기 제2 절연막 일정 부분을 과도식각하여 상기 제1 금속라인 일정 부분을 식각함과 동시에 상기 캐패시터 형성영역 이외의 상기 제1 절연막 소정 부분을 제거하여 상기 하부전극 상단면을 노출시키는 단계;

   상기 제1 금속라인 및 상기 하부전극 상단면을 연결하는 도전막을 매립하는 단계 및

   상기 도전막과 접속하는 제2 금속라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 제 1항에 있어서,

   상기 하부전극 및 유전막을 형성하는 단계는,

   상기 콘택홀이 형성된 전체구조 상에 배리어 금속막 및 박막의 유전막을 차례로 형성하는 단계;

   상기 유전막을 블랭킷 에치백한 다음, 상기 배리어 금속막을 에치백하여 캐패시터용 콘택홀 측벽에만 하부전극 및 유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
3. 제 1항에 있어서,

   상기 상부전극용 플러그막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 금속막-유전막-금속막 구조로 된 반도체 소자의 아날로그 캐패시터에 있어서,

   수직방향으로 형성된 한 쌍의 하부전극 및 한 쌍의 유전막과 한 쌍의 유전막 사이에 매립되는 상부전극용 플러그막으로 형성된 적어도 1 이상의 캐패시터와,

   상기 상부전극용 플러그막과 접속되는 제1 금속배선과,

   상기 제1 금속배선 및 상기 하부전극 외면 상단부와 콘택하는 제2 금속라인을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.
5. 제 4항에 있어서,

   상기 하부전극은 배리어 금속막인 것을 특징으로 하는 반도체 소자의 캐패시터.
6. 제 4항에 있어서,

   상기 상부전극용 플러그막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 캐패시터.