KR100385462B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로,

비트라인이 구비되는 층간절연막 상부에 질화막을 형성하는 공정과, 상기 질화막 및 층간절연막을 패터닝하여 비트라인 콘택홀을 형성하는 공정과, 상기 질화막을 에치백하여 상기 콘택홀 부분의 질화막을 식각하는 공정과, 상기 질화막이 제거된 부분과 콘택홀을 매립하는 저장전극용 콘택플러그를 형성하는 공정과, 저장전극으로 예정된 영역을 노출시키는 희생절연막을 패터닝하는 공정과, 상기 저장전극으로 예정된 영역에 노출된 콘택플러그에 접속되는 실린더형 저장전극을 형성하는 공정으로 하부구조가 평탄한 실린더형 저장전극을 랜딩 플러그 폴리 방법으로 형성하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 랜딩 플러그 폴리 ( landing plug poly )를 이용한 저장전극 콘택 공정을 실시하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 보다 안정되게 형성할 수 있도록 하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.

그리고, 일반적으로 사용되는 삼차원적 구조가 실린더형이다.

도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상부의 활성영역에 워드라인(13)을 형성한다.

그리고, 상기 워드라인(13) 상부를 평탄화시키는 제1층간절연막(15)을 형성한다.

그 다음, 상기 제1층간절연막(15)의 비트라인 콘택영역 및 저장전극의 콘택영역을 식각하여 상기 반도체기판(11)의 활성영역을 노출시키는 저장전극 제1콘택홀(17a)과 비트라인 콘택홀(17b)을 형성한다.

그리고, 상기 저장전극 제1콘택홀(17a) 및 비트라인 콘택홀(17b)을 매립하는 저장전극 제1콘택플러그(19a) 및 비트라인 콘택플러그(19b)를 형성한다.

그리고, 상기 비트라인 콘택플러그(19b)에 접속되는 비트라인(21)을 형성한다.

그 다음, 상기 전체표면상부를 평탄화시키는 제2층간절연막(23)을 형성하고 그 상부에 질화막(25)을 일정두께 형성한다.

그리고, 저장전극 콘택마스크를 이용한 식각공정으로 상기 질화막(25)과 제2층간절연막(23)을 식각하여 상기 저장전극 제1콘택플러그(19a)를 노출시키는 저장전극 제2콘택홀(27)을 형성한다.

그리고, 상기 저장전극 제2콘택홀(27)을 매립하는 제2콘택플러그(29)를 형성한다.

이때, 상기 제2콘택플러그(29)는 상기 제2콘택홀(27)을 매립하는 폴리실리콘을 전체표면상부에 증착하고 이를 에치백 하여 형성한 것으로서, 과도식각되어 상기 질화막(25)보다 낮게 형성된다. (도 1a)

그 다음, 전체표면상부에 희생산화막(31)을 형성하고 저장전극으로 예정된 영역의 상기 희생산화막(31)을 식각한다.

그리고, 상기 저장전극 제2콘택플러그(29)에 접속되는 폴리실리콘(33)을 전체표면상부에 증착하고 이를 에치백하여 실린더형 저장전극을 형성한다.

이때, 상기 폴리실리콘(33)은 상기 질화막(25)의 모서리부분 ⓐ 에서 적게 증착되어 쇼트 ( short ) 될 수 있는 단점이 있다. (도 1b)

상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 랜딩 플러그 폴리를 이용하여 용이하게 실린더형 저장전극을 형성할 수 있으나 콘택홀의 상부 끝부분 모서리에 증착되는 폴리실리콘이 쇼트될 수 있는 가능성이 있어 반도체소자의 특성 및 신뢰성을 저하시킬 수 있는 문제점이 있다.

본 발명은 상기한 바와 같은 종래기술에 따른 문제점을 해결하기 위하여, 콘택홀이 구비되는 층간절연막 상부 질화막의 콘택홀측을 식각하고 식각된 부분을 매립하는 콘택플러그를 형성함으로써 후속공정으로 증착되는 폴리실리콘의 쇼트 유발 가능성을 상쇄하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1b 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

도 2a 내지 도 2e 는 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11,41 : 반도체기판 13,43 : 워드라인

15,45 : 제1층간절연막 17a,47a : 저장전극 제1콘택홀

17b,47b : 비트라인 콘택홀 19a,49a : 저장전극 제2콘택플러그

21,51 : 비트라인 23,53 : 제2층간절연막

25,55 : 질화막 27,57 : 저장전극 제2콘택홀

29.59 : 저장전극 제2콘택플러그 31,61 : 희생산화막

33,63 : 폴리실리콘

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

비트라인이 구비되는 층간절연막 상부에 질화막을 형성하는 공정과,

상기 질화막 및 층간절연막을 패터닝하여 비트라인 콘택홀을 형성하는 공정과,

상기 질화막을 에치백하여 상기 콘택홀 부분의 질화막을 식각하는 공정과,

상기 질화막이 제거된 부분과 콘택홀을 매립하는 저장전극용 콘택플러그를형성하는 공정과,

저장전극으로 예정된 영역을 노출시키는 희생절연막을 패터닝하는 공정과,

상기 저장전극으로 예정된 영역에 노출된 콘택플러그에 접속되는 실린더형 저장전극을 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(41) 상부의 활성영역에 워드라인(43)을 형성한다.

그리고, 상기 워드라인(43) 상부를 평탄화시키는 제1층간절연막(45)을 형성한다.

이때, 상기 제1층간절연막(45)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 과 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 상기 제1층간절연막(45)의 비트라인 콘택영역 및 저장전극의 콘택영역을 식각하여 상기 반도체기판(41)의 활성영역을 노출시키는 저장전극 제1콘택홀(47a)과 비트라인 콘택홀(47b)을 형성한다.

그리고, 상기 저장전극 제1콘택홀(47a) 및 비트라인 콘택홀(47b)을 매립하는 저장전극 제1콘택플러그(49a) 및 비트라인 콘택플러그(49b)를 형성한다.

그리고, 상기 비트라인 콘택플러그(49b)에 접속되는 비트라인(51)을 형성한다.

그 다음, 상기 전체표면상부를 평탄화시키는 제2층간절연막(53)을 형성하고그 상부에 질화막(55)을 일정두께 형성한다.

이때, 상기 제2층간절연막(53)은 상기 제1층간절연막(45)과 같이 유동성이 우수한 절연물질로 형성하되, 6000 - 10000 Å 두께로 증착하고 후속 평탄화식각공정으로 상기 비트라인(51) 상부에 1000 - 2000 Å 두께 남겨 형성한다.

그리고, 상기 질화막(55)은 500 - 3000 Å 두께 형성한다.

그 다음, 저장전극 콘택마스크를 이용한 식각공정으로 상기 질화막(55)과 제2층간절연막(53)을 식각하여 상기 저장전극 제1콘택플러그(49a)를 노출시키는 저장전극 제2콘택홀(57)을 형성한다. (도 2b)

그리고, 상기 질화막(55)을 에치백하여 50 - 500 Å 두께 남김으로써 상기 제2콘택홀(57) 부분에는 상기 질화막(55)이 거의 남지 않게 된다.(도 2c)

그 다음, 상기 제2콘택홀(57)을 매립하는 폴리실리콘을 전체표면상부에 증착하고 이를 에치백하여 상기 질화막(55)과 같은 높이를 갖는 저장전극 제2콘택플러그(59)를 형성한다. (도 2d)

그리고, 전체표면상부에 희생산화막(61)을 형성하고, 저장전극 마스크를 이용한 식각공정으로 저장전극으로 예정된 영역의 상기 희생산화막(61)을 식각한다.

그리고, 상기 저장전극 제2콘택플러그(59)에 접속되는 폴리실리콘(63)을 전체표면상부에 형성하고 이를 에치백하여 상기 실린더형 저장전극을 형성한다.

이때, 상기 실린더형 저장전극은, 바닥구조가 평탄하게 형성되어 쇼트가 유발할 가능성이 배제된 안정된 구조를 갖는다. (도 2e)

본 발명의 다른 실시예는 상기 도 2b 의 공정후 상기 제2콘택홀(57)을 매립하는 저장전극용 제2콘택플러그(도시안됨)를 형성하고, 상기 질화막(55)을 에치백하여 200 - 1000 Å 두께 남긴다.

여기서, 상기 제2콘택플러그가 상기 질화막(55)보다 100 Å 이상 높게 형성되도록 상기 질화막(55)을 에치백하여 쇼트현상의 유발을 방지한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 콘택플러그가 구비되는 콘택홀 끝부분에서의 단차로 인한 저장전극 쇼트현상을 방지하기 위하여 콘택홀이 구비되는 층간절연막의 상측으로 중첩되도록 콘택플러그를 형성하고 후속공정을 실시함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (4)

1. 비트라인이 구비되는 층간절연막 상부에 질화막을 형성하는 공정과,

   상기 질화막 및 층간절연막을 패터닝하여 비트라인 콘택홀을 형성하는 공정과,

   상기 질화막을 에치백하여 상기 콘택홀 부분의 질화막을 식각하는 공정과,

   상기 질화막이 제거된 부분과 콘택홀을 매립하는 저장전극용 콘택플러그를 형성하는 공정과,

   저장전극으로 예정된 영역을 노출시키는 희생절연막을 패터닝하는 공정과,

   상기 저장전극으로 예정된 영역에 노출된 콘택플러그에 접속되는 실린더형 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 층간절연막은 상기 비트라인 상부로 1000 - 2000 Å 두께 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   상기 질화막은 500 - 2000 Å 두께로 증착하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 질화막 에치백공정은 상기 질화막을 200 - 500 Å 남기는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.