KR100390733B1 - 플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법 - Google Patents

Abstract

금속라인과 퓨즈를 연결하는 콘택을 형성하기 위한 식각시 플레이트 퓨즈에 펀치(punch)가 생기는 것을 방지하고, 콘택과 플레이트 퓨즈의 접촉면적을 높여 저항을 감소시킬 수 있는 반도체 메모리소자의 제조방법이 개시된다. 이는, 반도체기판 상에 형성된 절연막 상에, 산화막을 형성하는 단계와, 플레이트 퓨즈가 형성될 영역의 산화막을 식각하는 단계와, 산화막의 측면에 스토리지 전극용 도전층을 형성하는 단계와. 결과물 상에 플레이트 퓨즈층과 절연막을 차례로 형성하는 단계와, 절연막과 플레이트 퓨즈층을 식각하여 콘택홀을 형성하는 단계,및 콘택홀을 통해 상기 플레이트 퓨즈층과 접속된 금속라인을 형성하는 단계를 포함한다.

Description

플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법{Method for fabricating 1 semiconductor device having a plate fuse}

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 플레이트 퓨즈(plate fuse)를 구비하는 반도체 메모리장치의 제조방법에 관한 것이다.

일반적으로 반도체 메모리소자, 특히 디램(Dynamic Random Access Memory; 이하 "DRAM"이라 칭함)은 집적도의 증가와 더불어 단위 셀의 면적이 급격하게 감소하고 있다. 그러나, 메모리 소자의 동작특성을 저하시키지 않기 위해서는 충분한셀 캐패시턴스의 확보가 요구된다. 최근에는 캐패시터의 유효 면적을 증가시키는 수단으로, 실린더(cylinder)와 같은 3차원 구조를 이용하여 스토리지 전극의 표면적을 증가시키는 방법이 주도적으로 사용되어 왔다. 디자인 룰(design rule)이 감소됨에 따라 충분한 캐패시턴스 확보를 위하여 캐패시터의 높이는 점점 높아지고 있다. 따라서, 기존에 퓨즈(fuse)로 사용되던 게이트전극은 복구(repaire)를 위한 식각시 깊이가 너무 깊어 퓨즈로 사용하기 어려워졌다. 이에 따라, 게이트전극 대신 캐패시터의 플레이트 전극을 주로 사용하게 되었다.

도 1은 종래의 플레이트 전극을 퓨즈로 사용하던 예를 도시한 단면도이다.

반도체기판(2) 상에 절연막(4, 6)들이 차례로 적층되어 있다. 셀이 형성되는 영역의 상기 반도체기판(2) 상에는 메모리소자에 필요한 여러 가지 구조물들이 형성되어 있다. 상기 절연막(6) 상에는 셀 영역에서 캐패시터의 플레이트 전극으로 이루어진 퓨즈(8)가 형성되어 있고, 그 위에는 절연막(10)이 형성되어 있으며, 상기 절연막(10)과 퓨즈(8)를 관통하는 콘택(12)과 이 콘택과 연결된 금속라인(14)이 형성되어 있다.

상기 콘택(12)을 형성하기 위한 식각공정시 높은 타겟(target)으로 인해 플레이트 퓨즈(8)에 펀치(punch)가 현상이 일어난다. 이로 인해 콘택(12)과 플레이트 퓨즈(8)의 접촉면적이 작아져 퓨즈에 연결되는 콘택의 저항이 커지게 되고, 결국 퓨즈의 역할을 제대로 못하는 경우가 발생한다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는, 금속라인과 퓨즈를 연결하는 콘택을 형성하기 위한 식각시 플레이트 퓨즈에 펀치(punch)가 생기는 것을 방지하고, 콘택과 플레이트 퓨즈의 접촉면적을 높여 저항을 감소시킬 수 있는 반도체 메모리소자의 제조방법을 제공하는 것이다.

도 1은 종래의 플레이트 전극을 퓨즈로 사용하던 예를 도시한 단면도이다.

도 2 내지 도 4는 본 발명의 일 실시예에 의한 플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법을 설명하기 위한 단면도이다.

도 5는 본 발명의 다른 실시예에 의한 플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법을 설명하기 위한 단면도이다.

상기 과제를 이루기 위하여 본 발명에 의한 반도체 메모리장치의 제조방법은, 반도체기판 상에 형성된 절연막 상에, 산화막을 형성하는 단계와, 플레이트 퓨즈가 형성될 영역의 상기 산화막을 식각하는 단계와, 상기 산화막의 측면에 스토리지 전극용 도전층을 형성하는 단계와. 결과물 상에 플레이트 퓨즈층과 절연막을 차례로 형성하는 단계와, 상기 절연막과 플레이트 퓨즈층을 식각하여 콘택홀을 형성하는 단계,및 상기 콘택홀을 통해 상기 플레이트 퓨즈층과 접속된 금속라인을 형성하는 단계를 포함한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.

도 2 내지 도 4는 본 발명의 일 실시예에 의한 플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들로서, 플레이트 퓨즈가 형성되는 영역만을 도시한다.

도 2를 참조하면, 반도체기판(22)의 전면에 예를 들어 산화막을 증착하여 상기 반도체기판(22)에 형성된 하부 소자(도시되지 않음)들을 절연시키기 위한 층간절연막(24)을 형성한다. 다음, 층간절연막(24) 위에 질화막을 증착하여 스토리지 전극 패턴을 형성하기 위한 식각공정에서 층간절연막(24)을 보호하는 식각방지막(25)을 형성한다. 상기 식각방지막(25) 위에, 예를 들어 인을 함유한 산화막(Phosphorus Silicated Glass; PSG), 보론-인을 함유한 산화막(Boro-Phosphorus Silicated Glass; BPSG) 또는 TEOS 등의 산화막을 2,000Å ∼ 30,000Å 정도의 두께로 형성한다. 상기 산화막을 사진식각 공정을 이용하여 스토리지 전극이 형성될 영역의 산화막을 제거함으로써 스토리지 전극용 산화막 패턴(26)을 형성한다. 상기 산화막 패턴(26)의 크기는 100Å ∼ 5,000Å 정도가 되도록 한다.

결과물 상에, 도우프된 폴리실리콘막을 증착하고 사진식각 공정으로 이를 패터닝한 다음, MPS 공정을 실시하여 도시된 바와 같이, 산화막 패턴(26)의 측벽에 돌기 모양의 스토리지 전극 패턴(28)을 형성한다.

도 3을 참조하면, 결과물 상에 유전막을 증착한 다음 패터닝하여 셀이 형성되는 영역에 캐패시터의 유전체막(도시되지 않음)을 형성한다. 유전체막이 형성된 결과물의 전면에 500Å ∼ 4,000Å 정도 두께의 폴리실리콘막을 증착하여 상기 산화막 패턴(26)이 식각된 부분이 채워지게 한 다음, 사진식각 공정을 실시하여 셀이 형성되는 영역에는 캐패시터의 플레이트 전극(도시되지 않음)을, 퓨즈영역에는 플레이트 퓨즈(30)를 각각 형성한다. 상기 폴리실리콘막 대신에, 저항을 더욱 줄이기 위하여 티타늄 나이트라이드(TiN) 등의 금속막을 형성할 수도 있다. 계속해서, 플레이트 퓨즈(30)가 형성된 반도체기판의 전면에, 예를 들어 산화막을 500Å ∼ 3,000Å 정도의 두께로 증착하여 절연막(32)을 형성한다.

도 4를 참조하면, 사진공정을 실시하여 콘택이 형성될 영역을 한정한 다음, 상기 절연막(32) 및 플레이트 퓨즈(30)을 이방성 식각하여 콘택홀을 형성한다. 이 때, 산화막 패턴(26)이 식각된 부분에 채워진 플레이트 퓨즈(30)의 중간쯤에서 식각이 종료되도록 한다. 플레이트 퓨즈가 형성될 영역에는 플레이트 물질이 채워져 있기 때문에, 상기 식각공정에서 펀치의 발생을 방지할 뿐만 아니라, 콘택과 플레이트 퓨즈와의 접촉 면적을 크게 하여 저항을 낮추게 하고, 결과적으로 퓨즈의 동작을 원활하게 할 수 있다.

다음에, 결과물 상에, 예를 들어 알루미늄과 같은 금속막을 증착하여 콘택(34)에 의해 상기 플레이트 퓨즈(30)와 접속된 금속라인(36)을 형성한다.

도 5는 본 발명의 다른 실시예에 의한 플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법을 설명하기 위한 단면도로서, 플레이트 퓨즈가 형성되는 영역을 도시한다.

상세하게는, 제1 실시예의 도 2와 같이 스토리지 전극 패턴(28)을 형성한 다음, 잔류하는 산화막 패턴(도 2의 26)을 예를 들어 습식식각으로 제거한다. 그러면, 실린더 모양의 스토리지 전극 패턴(28)이 형성된다. 여기에, 상기 스토리지 전극 패턴의 실린더 기둥 사이가 채워지도록 플레이트 퓨즈(30)를 형성하고, 절연막(38), 콘택(34) 그리고 금속라인(36)을 차례로 형성한다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

상술한 본 발명에 의한 플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법에 의하면, 플레이트 퓨즈가 형성될 영역의 산화막을 식각하고 여기에 플레이트 물질을 채워 넣음으로써, 콘택을 형성하기 위한 식각공정에서 펀치의 발생을 방지할 뿐만 아니라, 콘택과 플레이트 퓨즈와의 접촉 면적을 크게 하여 저항을 낮추게 하고, 결과적으로 퓨즈의 동작을 원활하게 할 수 있다.

Claims (6)

1. 반도체기판 상에 형성된 절연막 상에, 산화막을 형성하는 단계;

   플레이트 퓨즈가 형성될 영역의 상기 산화막을 식각하는 단계;

   상기 산화막의 측면에 스토리지 전극용 도전층을 형성하는 단계;

   결과물 상에 플레이트 퓨즈층과 절연막을 차례로 형성하는 단계;

   상기 절연막과 플레이트 퓨즈층을 식각하여 콘택홀을 형성하는 단계; 및

   상기 콘택홀을 통해 상기 플레이트 퓨즈층과 접속된 금속라인을 형성하는 단계를 포함하는 것을 특징으로 하는 플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법.
2. 제 1항에 있어서, 상기 산화막은 PSG, BPSG 또는 TEOS 중의 어느 하나로 형성하는 것을 특징으로 하는 플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법.
3. 제 1항에 있어서, 상기 산화막을 형성하기 전에, 상기 절연막 위에 식각방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법.
4. 제 1항에 있어서, 상기 플레이트 퓨즈층을 형성할 때, 상기 산화막이 식각된 영역에 플레이트 퓨즈용 물질이 채워지도록 하는 것을 특징으로 하는 플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법.
5. 제 1항에 있어서, 상기 산화막의 크기가 100Å ∼ 5,000Å 정도가 되도록 하는 것을 특징으로 하는 플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법.
6. 제 1항에 있어서, 상기 스토리지 전극용 도전층을 형성한 다음에, 상기 산화막을 제거하는 공정을 더 구비하는 것을 특징으로 하는 플레이트 퓨즈를 구비하는 반도체 메모리장치의 제조방법.