KR100539242B1 - 커패시턴스 증대시키기 위한 디램과 아날로그 소자를포함하는 시스템 온 칩 및 그 제조방법 - Google Patents

커패시턴스 증대시키기 위한 디램과 아날로그 소자를포함하는 시스템 온 칩 및 그 제조방법 Download PDF

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Abstract

높은 커패시턴스를 확보할 수 있는 디램과 아날로그 소자를 포함하는 시스템 온 칩 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 디램의 단위 셀로 사용되는 커패시터에서 하부전극을 2개의 도전막을 사용하고, 상부전극의 표면을 제2 유전막으로 모두 캡핑(capping)시켜 유전막과 접촉하는 상부 및 하부전극의 표면적을 최대로 증대시킨 디램과 아날로그 소자를 포함하는 시스템 온 칩 및 그 제조방법을 제공한다.

Description

커패시턴스 증대시키기 위한 디램과 아날로그 소자를 포함하는 시스템 온 칩 및 그 제조방법{System on chip including a DRAM analog device for improving a DRAM capacitance and method for fabricating the same}
본 발명은 복합 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 디램과 아날로그 소자를 포함하는 시스템 온 칩 및 그 제조방법에 관한 것이다.
전자장치의 크기가 소형화되고, 반도체 소자의 제조기술이 발달함에 따라, 하나의 반도체 칩 속에 여러 가지 기능을 수행하는 반도체 소자가 함께 포함된 시스템 온 칩(System On Chip, 이하 ‘SOC’)의 등장이 일반화되고 있다. 이러한 SOC는 다양한 분야의 전자장치에 적용되고 있으나, 최근들어 SOC 내부에 디램과 아날로그 소자가 하나의 반도체 칩 속에 집적된 SOC가 등장하고 있다.
상술한 디램과 아날로그 소자가 함께 집적된 SOC용 반도체 칩에서는, 디램의 단위 셀(cell)로 사용되는 커패시터(capacitor)가 충분히 넓은 면적을 가져야 높은 커패시턴스(capacitance)를 확보할 수 있다. 그러나, 아날로그 소자와 디램 소자가 함께 집적된 SOC 반도체 칩에 대한 고집적화가 필요함에 따라, 좁은 면적에서도 충분한 커패시턴스를 갖는 커패시터의 형성이 필요한 실정이다. 즉, 단위 면적당 커패시터의 커패시턴스를 높이면 SOC 내부에 있는 아날로그 소자 역시 크기가 축소되어 전체적인 SOC 반도체 칩의 집적도를 높일 수 있기 때문이다.
이런 요구사항을 해결하기 위해, 디램과 아날로그 소자가 함께 집적된 SOC 반도체 칩에서 다양한 방법으로 커패시턴스를 높이려는 시도가 이루어지고 있다. 일반적으로 반도체 소자의 커패시턴스는, 전극의 단면적 및 유전막의 유전율에 비례하고, 유전막 두께에 반비례하는 널리 알려진 기술을 근거로 반도체 소자에 있어서 커패시턴스를 높이기 위한 방법은 아래의 세 가지 방법이 있다.
첫째, 커패시터의 전극과 유전막의 접촉면적을 늘리는 방법이다. 즉 커패시터에서 상부 및 하부전극의 모양을 3차원적으로 설계하여 커패시턴스를 높이는 방법이다. 그러나 이 방법은 커패시터의 구조를 3차원적으로 만들기 위한 공정이 복잡하다는 문제점이 있다.
둘째, 커패시터에 사용되는 유전막의 두께를 얇게 하는 방법이다. 커패시터에 있어서, 커패시턴스는 유전막의 두께에 반비례하므로 유전막의 두께를 얇게 하면 커패시턴스는 증가하게 된다. 하지만 유전막의 두께를 줄이는 것도 유전막 자체의 특징 때문에 한계가 있다.
셋째, 유전막으로 유전율이 높은 물질로 사용하는 방법이다. 그러나 이 방법 역시 새로운 유전막을 사용할 경우, 기존 공정에 쉽게 적용이 가능한가를 검토해야 하며, 새로운 유전막 적용에 따른 전극 재질의 변경 및 신뢰성 검증 등의 많은 문제점이 존재한다.
상술한 방법 중에서 아날로그 소자와 디램 소자가 함께 집적된 SOC용 반도체 소자에서, 첫 번째 방법인 커패시터 상부 및 하부전극의 표면적을 증대시켜 전체적인 커패시턴스를 향상시키기 위한 방법에 대해 살펴보기로 한다.
본 발명이 이루고자 하는 기술적 과제는 디램과 아날로그 소자를 포함하는 시스템 온 칩에서 디램(DRAM)의 단위 셀로 사용되는 커패시터의 커패시턴스를 높이는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 커패시턴스를 높이기 위한 디램과 아날로그 소자를 포함하는 시스템 온 칩의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 디램과 아날로그 소자를 포함하는 시스템 온 칩은, 반도체 기판과, 상기 반도체 기판 위에 형성된 디램(DRAM)과 아날로그 소자를 포함하는 하부구조와, 상기 하부 구조 위에 형성된 제1 층간절연막과, 상기 제1 층간절연막 위에 형성되고 상기 디램의 하부전극의 역할을 수행하는 제1 도전막과, 상기 제1 도전막 위에 형성되고 상기 디램의 유전막 역할을 수행하는 제1 절연막과, 상기 제1 절연막 위에 형성되고, 상기 디램의 유전막 역할을 수행하는 제2 절연막에 쌓여지고, 내부에 커패시턴스 증가를 위한 패턴부가 형성된, 상기 디램의 상부전극의 역할을 수행하는 제2 도전막 패턴과, 상기 제2 도전막 패턴의 패턴부를 채우면서 그 상부를 덮고 상기 디램의 또 다른 하부전극 역할을 수행하는 제3 도전막과, 상기 제3 도전막이 형성된 반도체 기판의 전면에 단차 조절을 위해 형성된 제2 층간절연막과, 상기 제2 층간절연막 내에 형성된 제1 콘택플러그를 통하여 연결되어 상기 제2 층간절연막 위에 형성된 상부전극용 금속패턴과, 상기 제2 층간절연막 내에 형성된 제2 콘택플러그를 통하여 연결되어 상기 제2 층간절연막 위에 형성된 하부전극용 금속패턴을 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 및 제2 절연막은 산화막(SiO2), 질화막(SiN), 산질화막(SiON), 산화알루미늄막(AlO) 및 산화탄탈륨(TaO)으로 이루어진 절연막 군에서 선택된 어느 하나의 단일막 혹은 적어도 하나의 막질을 포함하는 복합막인 것이 적합하고, 상기 제1 내지 제3 도전막은 알루미늄, 폴리실리콘 및 실리사이드로 이루어진 도전막중에서 선택된 어느 하나인 것이 적합하다.
상기 제1 내지 제3 도전막은 질화티타늄(TiN)과 같은 장벽층을 더 구비할 수 있다.
바람직하게는, 상기 제2 도전막 패턴의 패턴부는 제2 및 제3 도전막과 제2 유전막과의 접촉면적을 증대시키기 위한 형태로서 직사각형, 정사각형, 원형 및 이들의 혼합 형태인 것이 적당하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 제2 층간절연막은 하부에 식각저지층을 더 구비할 수 있으며, 상기 식각저지층은 제2 층간절연막과 식각선택비를 갖는 막질로서 질화막, 산질화막 및 산화막 중에서 선택된 어느 하나인 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 디램과 아날로그 소자를 포함하는 시스템 온 칩의 제조방법은, 반도체 기판 위에 디램과 아날로그 소자를 포함하는 하부구조를 형성하는 단계와, 상기 하부구조 위에 제1 층간절연막, 상기 디램의 하부전극인 제1 도전막 및 상기 디램의 유전막인 제1 절연막을 순차적으로 적층하는 단계와, 상기 제1 절연막 위에 상기 디램의 상부전극 역할을 수행하는 제2 도전막을 형성하는 단계와, 상기 제2 도전막 및 제1 절연막을 패턴닝하여 제2 도전막 패턴을 형성하는 단계와, 상기 패턴닝이 완료된 반도체 기판 전면에 제2 절연막을 형성하는 단계와, 상기 제2 절연막이 형성된 반도체 기판 위에 상기 디램의 또 다른 하부전극의 역할을 수행하는 제3 도전막을 형성하고 패턴닝하는 단계와, 상기 제3 도전막이 패턴닝된 반도체 기판 전면에 단차를 줄이기 위한 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막 위에 상기 제2 도전막 패턴과 연결된 상부전극용 금속패턴과 상기 제1 및 제3 도전막과 연결된 하부전극용 금속패턴을 형성하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 제3 도전막 패턴을 형성하고 패턴닝한 후에 상기 반도체 기판 전면에 식각저지층을 형성하는 단계를 더 진행할 수 있다.
바람직하게는, 상기 제3 도전막을 패턴닝하는 방법은 상기 제2 도전막 패턴의 일부가 외부로 노출되도록 패터닝하는 것이 적합하다.
본 발명에 의하면, 커패시터에서 하부전극으로 2개의 도전막을 사용하고, 상부전극의 표면을 제2 유전막으로 모두 캡핑(capping)시켜 유전막과 접촉하는 상부 및 하부전극의 표면적을 최대로 증대시켜 디램과 아날로그 소자를 포함하는 시스템 온 칩에서 단위 면적당 형성되는 커패시터의 커패시턴스를 증대시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
먼저 도 6을 참조하여 본 발명에 의한 디램과 아날로그 소자를 포함하는 시스템 온 칩의 특징에 관하여 상세히 설명하기로 한다.
본 발명에 의한 디램과 아날로그 소자를 포함하는 시스템 온 칩은, 반도체 기판(100)과, 상기 반도체 기판(100) 위에 형성된 디램(DRAM)과 아날로그 소자를 포함하는 하부구조(102)와, 상기 하부 구조(102) 위에 형성된 제1 층간절연막(104)과, 상기 제1 층간절연막(104) 위에 형성되고 상기 디램의 하부전극의 역할을 수행하는 제1 도전막(106)과, 상기 제1 도전막(106) 위에 형성되고 상기 디램의 유전막 역할을 수행하는 제1 절연막(108A)과, 상기 제1 절연막(108A) 위에 형성되고, 상기 디램의 또 다른 유전막 역할을 수행하는 제2 절연막(112A)에 쌓여지고, 내부에 커패시턴스 증가를 위한 패턴부(도7의 113)가 형성된, 상기 디램의 상부전극의 역할을 수행하는 제2 도전막 패턴(110A)과, 상기 제2 도전막 패턴(110A)의 패턴부를 채우면서 그 상부를 덮고 상기 디램의 또 다른 하부전극 역할을 수행하는 제3 도전막(114)과, 상기 제3 도전막(114)이 형성된 반도체 기판 위를 일정한 두께로 형성된 식각저지층(116)으로 이루어진다.
또한 본 발명에 의한 디램과 아날로그 소자를 포함하는 시스템 온 칩은, 상기 식각저지층(116)이 형성되고 반도체 기판의 전면에 단차 조절을 위해 형성된 제2 층간절연막(120)과, 상기 제2 층간절연막(120) 내에 형성된 제1 콘택플러그(122)를 통하여 연결되어 상기 제2 층간절연막 위에 형성된 상부전극용 금속패턴(126)과, 상기 제2 층간절연막(120) 내에 형성된 제2 콘택플러그(118A, 118B)를 통하여 연결되어 상기 제2 층간절연막(120) 위에 형성된 하부전극용 금속패턴(124)을 포함한다.
여기서, 하부전극을 형성하기 위해 두개의 별도의 도전막, 예컨대 제1 도전막(106)과 제3 도전막(114)을 사용하는 것과, 상부전극을 형성할 때에, 제2 도전막 패턴(110A)을 제1 절연막(108A)과 함께 커패시터의 또 다른 유전막 기능을 수행하는 제2 절연막(112A)으로 캡핑(capping)하는 것은 본 발명의 목적을 수행하는 주요 수단이 된다. 즉, 상부전극의 역할을 수행하는 제2 도전막 패턴(110A)이 상하면, 좌우면에서 모두 유전막들, 예컨대 제1 절연막(108A) 및 제2 절연막(112A)과 맞닿기 때문에 커패시터 전극의 표면적을 획기적으로 늘릴 수 있는 구조가 된다. 이에 따라 디램과 아날로그 소자를 포함하는 시스템 온 칩에서 단위 면적당 커패시터의 커패시턴스를 증대시킬 수 있게 된다.
이하, 첨부된 도 1 및 도 7을 참조하여 본 발명에 의한 디램과 아날로그 소자를 포함하는 시스템 온 칩의 제조방법을 상세히 설명하기로 한다.
도 1을 참조하면, 반도체 기판(100) 위에 통상의 방법에 따라 커패시터 부분을 제외한 디램 소자, 아날로그 소자를 포함하는 하부구조(102)를 형성한다. 이어서 상기 하부구조(102) 위에 산화막 계열의 제1 층간절연막(104)을 형성한 후 평탄화시킨다.
상기 제1 층간절연막(104)이 형성된 반도체 기판 전면에 상기 디램의 하부전극으로 사용될 제1 도전막(106)을 형성한다. 상기 제1 도전막(106)은 알루미늄, 불순물이 도핑(doping)된 폴리실리콘 및 실리사이드중에서 하나의 막질을 선택하여 형성한다. 또한 상기 제1 도전막(106)은 후속공정에서 형성될 유전막(108)과의 계면반응을 방지하기 위한 장벽층인 질화티타늄(TiN)막을 사용할 수도 있다. 또한 상기 제1 도전막(106)은 도면에서 도시되지 않았으나, 콘택플러그를 통하여 하부구조(102)와 연결되는 것이 적합하다.
계속해서 상기 제1 도전막(106) 위에 상기 디램의 유전막으로 사용될 제1 절연막(108)을 가급적 얇은 두께로 형성한다. 상기 제1 절연막(108)은 산화막(SiO2), 질화막(SiN), 산질화막(SiON), 산화알루미늄막(AlO) 및 산화탄탈륨(TaO)으로 이루어진 절연막 군에서 선택된 하나의 단일막 혹은 상기 절연막 군에서 선택된 하나의 막질을 포함하는 복합막을 사용하여 형성할 수 있다. 즉, 상기 제1 유전막(108)은 두께를 얇게 형성하는 것이 가능하고, 높은 유전율을 갖는 물질이면 다른 물질로 대체하는 것이 가능하다.
계속해서 상기 제1 절연막(108) 위에 상기 디램의 상부전극 역할을 수행할 제2 도전막(110)을 형성한다. 상기 제2 도전막(110)은 알루미늄, 불순물이 도핑된 폴리실리콘 및 실리사이드중에서 하나의 막질을 선택하여 형성할 수 있다. 또한 상기 제2 도전막(110)은 유전막(108)과의 계면반응을 방지하기 위해 장벽층인 질화티타늄(TiN)막의 복합막일 수도 있다. 여기서 상기 제2 도전막(110)은 두께를 크게 하면 할수록, 본 발명에서 목적으로 하는 커패시턴스 증가에 유리하다.
도 2를 참조하면, 상기 제2 도전막(110)이 형성된 반도체 기판 전면에 포토레지스트(미도시)를 도포하고 일반적인 방법으로 사진 및 식각공정을 진행하여 상기 제2 도전막 패턴(110A) 및 제1 절연막(108A) 패턴을 형성한다.
도 3을 참조하면, 상기 제2 도전막 패턴(110A) 및 제1 절연막 패턴(108A)이 형성된 반도체 기판 전면에 제2 절연막(112)을 균일한 두께로 형성한다. 이에 따라 반도체 기판 전면에는 제2 절연막(112)으로 캡핑된 형태의 제2 도전막 패턴(110)이 형성되고 상기 제2 도전막 패턴(110) 내부에는 커패시턴스를 높일 수 있는 패턴부(113)가 형성된다.
상기 제2 도전막 패턴(110) 및 그 내부에 있는 패턴부(113)의 형태에 대해 도 7에 도시된 사시도를 통하여 설명한다. 상기 패턴부(113)는 제2 도전막 패턴(110)의 표면적을 증가시킬 수 있는 구조이면 어떤 구조라도 가능하며, 바람직하게는 직사각형, 정사각형, 원형 및 이들의 혼합 형태로 형성하는 것이 가능하다. 즉, 도면에 나타난 직사각형 형태의 패턴부(113)의 표면적만큼 본 발명에서는 커패시터 전극의 표면적을 넓힐 수 있기 때문에 커패시턴스를 증대시키는 결과를 가져온다.
상기 제2 절연막(112)은 상기 제1 절연막 패턴(108A)과 함께 디램에 있는 커패시터의 유전막으로 사용되는 막질이다. 상기 제2 절연막(112) 역시 산화막(SiO2), 질화막(SiN), 산질화막(SiON), 산화알루미늄막(AlO) 및 산화탄탈륨(TaO)으로 이루어진 절연막 군에서 선택된 어느 하나의 단일막 혹은 상기 절연막 군에서 선택된 하나의 막질을 포함하는 복합막을 사용하여 형성할 수 있다. 또한 본 발명에서 목적으로 하는 커패시터의 커패시턴스 개선을 위해 막질의 두께를 얇게 형성하면서도 유전율을 높일 수 있는 다른 재질로 변형하는 것이 가능하다.
도 4를 참조하면, 상기 제2 유전막(112)이 형성된 반도체 기판 전면에 상기 디램의 또 다른 하부전극 역할을 수행할 제3 도전막(114)을 형성하고 이를 사진 및 식각 공정을 사용하여 패터닝한다. 상기 제3 도전막(114)을 패터닝할 때에 상기 제2 도전막 패턴(110A)의 일부가 노출되도록 패터닝을 하는 것이 필요하다. 이는 후속공정에서 상부전극용 금속패턴(도6의 126)의 콘택을 원활하게 하기 위함이다. 상기 제3 도전막(114) 역시 상기 제1 및 제2 도전막(106, 110)과 동일한 막질을 사용할 수 있다.
도 5를 참조하면, 상기 제3 도전막(114)이 형성된 반도체 기판 전면에 식각저지층(116)을 형성한다. 상기 식각저지층(116)은 후속 공정에서 형성될 제2 층간절연막(120)과 식각선택비를 갖는 막질로서 질화막, 산질화막 및 산화막 중에서 선택된 어느 하나의 막질을 사용하여 형성할 수 있다. 상기 식각저지층(116)을 형성하는 이유는 후속공정에서 상부전극용 금속패턴(도6 126)과 하부전극용 금속패턴(124)을 형성하는 공정에서 제1 및 제2 콘택플러그(122, 118) 형성을 위한 콘택홀에 대한 오버에칭(over etching)이나 콘택홀이 완전하게 뚫리지 않는 문제점을 방지하기 위함이다.
도 6을 참조하면, 상기 식각저지층(116)이 형성된 반도체 기판에 제2 층간절연막(120)을 형성한다. 상기 제2 층간절연막(120)은 커패시터 부분을 형성하는 과정에서 발생된 반도체 기판의 단차를 없애기 위해서 사용되며, 산화막 계열의 단일막 혹은 산화막 계열의 복합막을 사용하여 형성할 수 있다. 이어서 상기 제2 층간절연막(120)에 사진 및 식각을 진행하여 상부전극용 금속배선(126)과 하부전극용 금속배선(124)의 전기적 연결을 위한 콘택홀을 형성한다. 계속해서 상기 콘택홀을 텅스텐 혹은 알루미늄과 같은 도전물질로 채워 제1 콘택플러그(122) 및 제2 콘택플러그(118A, 118B)를 형성한다. 여기서 상기 제2 콘택플러그의 하나(118A)는 제3 도전막(114)에 연결되고, 다른 하나(118B)는 제1 도전막(106)에 연결된다.
계속해서 상기 제1 콘택플러그(122)와 연결된 상부전극용 금속배선(126)과 상기 제2 콘택플러그(118A, 118B)와 연결된 하부전극용 금속배선(124)을 알루미늄 등의 도전물질을 사용하여 형성한다. 여기서 상기 제2 층간절연막(120)에 상부전극용 금속배선(126)과 하부전극용 금속배선(124)을 형성하는 공정은, 최근 널리 사용되고 있는 구리를 사용한 다마신(Damascene) 공정으로 변형할 수도 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서, 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 의하면, 커패시터에서 하부전극으로 2개의 도전막을 사용하고, 상부전극의 표면을 제2 유전막으로 모두 캡핑(capping)시켜 유전막과 접촉하는 상부 및 하부전극의 표면적을 최대로 증대시켜 디램과 아날로그 소자를 포함하는 시스템 온 칩에서 단위면적당 형성되는 커패시터의 커패시턴스를 증대시킬 수 있다.
도1 내지 도 6은 본 발명에 의한 디램과 아날로그 소자를 포함하는 시스템 온 칩의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 7은 본 발명에 의한 디램과 아날로그 소자를 포함하는 시스템 온 칩에서 제2 도전막 패턴의 형태를 설명하기 위해 도시한 사시도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 하부구조,
104: 제1 층간절연막, 106: 제1 도전막,
108: 제1 절연막, 110: 제2 도전막 패턴,
112: 제2 절연막, 113: 패턴부,
114: 제3 도전막, 116: 식각저지층,
118: 제2 콘택플러그, 120: 제2 층간절연막,
122: 제1 콘택 플러그, 124: 하부전극용 금속패턴,
126: 상부전극용 금속패턴.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 위에 형성된 디램(DRAM)과 아날로그 소자를 포함하는 하부구조;
    상기 하부 구조 위에 형성된 제1 층간절연막;
    상기 제1 층간절연막 위에 형성되고 상기 디램의 하부전극의 역할을 수행하는 제1 도전막;
    상기 제1 도전막 위에 형성되고 상기 디램의 유전막 역할을 수행하는 제1 절연막;
    상기 제1 절연막 위에 형성되고, 상기 디램의 유전막 역할을 수행하는 제2 절연막에 쌓여지고, 내부에 커패시턴스 증가를 위한 패턴부가 형성된, 상기 디램의 상부전극의 역할을 수행하는 제2 도전막 패턴;
    상기 제2 도전막 패턴의 패턴부를 채우면서 그 상부를 덮고 상기 디램의 또 다른 하부전극 역할을 수행하는 제3 도전막;
    상기 제3 도전막이 형성된 반도체 기판의 전면에 단차 조절을 위해 형성된 제2 층간절연막;
    상기 제2 층간절연막 내에 형성된 제1 콘택플러그를 통하여 연결되어 상기 제2 층간절연막 위에 형성된 상부전극용 금속패턴; 및
    상기 제2 층간절연막 내에 형성된 제2 콘택플러그를 통하여 연결되어 상기 제2 층간절연막 위에 형성된 하부전극용 금속패턴을 구비하는 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온(SOC).
  2. 제1항에 있어서,
    상기 제1 및 제2 절연막은 산화막(SiO2), 질화막(SiN), 산질화막(SiON), 산화알루미늄막(AlO) 및 산화탄탈륨(TaO)으로 이루어진 절연막 군에서 선택된 어느 하나의 단일막인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩.
  3. 제1항에 있어서,
    상기 제1 및 제2 절연막은 산화막(SiO2), 질화막(SiN), 산질화막(SiON), 산화알루미늄막(AlO) 및 산화탄탈륨(TaO)으로 이루어진 절연막 군에서 선택된 어느 하나의 막질을 포함하는 복합막인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩.
  4. 제1항에 있어서,
    상기 제1 내지 제3 도전막은 알루미늄, 폴리실리콘 및 실리사이드로 이루어진 도전막중에서 선택된 어느 하나인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩.
  5. 제4항에 있어서,
    상기 제1 내지 제3 도전막은 장벽층을 더 구비하는 것을 특징으로 하는 반도체 장비.
  6. 제5항에 있어서,
    상기 장벽층은 질화티타늄(TiN)인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩.
  7. 제1항에 있어서,
    상기 제2 도전막 패턴의 패턴부는 제2 및 제3 도전막과 제2 유전막과의 접촉면적을 증대시키기 위한 형태인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩.
  8. 제7항에 있어서,
    상기 제2 및 제3 도전막과 제2 유전막과의 접촉면적을 증대시키기 위한 형태는 직사각형, 정사각형, 원형 및 이들의 혼합 형태인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩.
  9. 제1항에 있어서,
    상기 제1 콘택플러그는 상기 제2 도전막 패턴과 상기 상부전극용 금속패턴을 전기적으로 연결하는 형태인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩.
  10. 제1항에 있어서,
    상기 제2 콘택플러그는 상기 제1 및 제3 도전막과 상기 하부전극용 금속패턴을 전기적으로 연결하는 형태인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩.
  11. 제1항에 있어서,
    상기 제2 층간절연막은 하부에 식각저지층을 더 구비하는 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩.
  12. 제1항에 있어서,
    상기 제2 층간절연막은 산화막계열의 단일막 및 복합막중에서 선택된 하나의 막질인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩.
  13. 제11항에 있어서,
    상기 식각저지층은 상기 제2 층간절연막과 식각선택비를 갖는 막질인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩.
  14. 제13항에 있어서,
    상기 식각저지층은 질화막, 산질화막 및 산화막 중에서 선택된 어느 하나인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩.
  15. 반도체 기판 위에 디램과 아날로그 소자를 포함하는 하부구조를 형성하는 단계;
    상기 하부구조 위에 제1 층간절연막, 상기 디램의 하부전극인 제1 도전막 및 상기 디램의 유전막인 제1 절연막을 순차적으로 적층하는 단계;
    상기 제1 절연막 위에 상기 디램의 상부전극 역할을 수행하는 제2 도전막을 형성하는 단계;
    상기 제2 도전막 및 제1 절연막을 패턴닝하여 제2 도전막 패턴을 형성하는 단계;
    상기 패턴닝이 완료된 반도체 기판 전면에 제2 절연막을 형성하는 단계;
    상기 제2 절연막이 형성된 반도체 기판 위에 상기 디램의 또 다른 하부전극의 역할을 수행하는 제3 도전막을 형성하고 패턴닝하는 단계;
    상기 제3 도전막이 패턴닝된 반도체 기판 전면에 단차를 줄이기 위한 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 위에 상기 제2 도전막 패턴과 연결된 상부전극용 금속패턴과 상기 제1 및 제3 도전막과 연결된 하부전극용 금속패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩의 제조방법.
  16. 제15항에 있어서,
    상기 제3 도전막 패턴을 형성하고 패턴닝한 후에 상기 반도체 기판 전면에 식각저지층을 형성하는 단계를 더 진행하는 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩의 제조방법.
  17. 제16항에 있어서,
    상기 식각저지층은 상기 제2 층간절연막과 식각선택비를 갖는 막질인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩의 제조방법.
  18. 제17항에 있어서,
    상기 제2 층간절연막과 식각선택비를 갖는 식각저지층은 산화막, 질화막 및 산질화막 중에서 선택된 어느 하나인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩의 제조방법.
  19. 제15항에 있어서,
    상기 제3 도전막을 패턴닝하는 방법은 상기 제2 도전막 패턴의 일부가 외부로 노출되도록 패터닝하는 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩의 제조방법.
  20. 제15항에 있어서,
    상기 제2 층간절연막은 산화막 계열의 단일막 및 복합막중에서 선택된 하나인 것을 특징으로 하는 디램과 아날로그 소자를 포함하는 시스템 온 칩의 제조방법.
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