KR100614578B1

KR100614578B1 - 반도체 소자의 고유전체 캐패시터

Info

Publication number: KR100614578B1
Application number: KR1019990053025A
Authority: KR
Inventors: 안재민
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-11-26
Filing date: 1999-11-26
Publication date: 2006-08-25
Also published as: KR20010048354A

Abstract

본 발명은, 유전특성 및 캐패시터의 누설전류 특성을 동시에 만족시키고, 캐패시터의 열적 안정성을 확보할 수 있는 전하저장전극 형성방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 하부전극, 고유전체막 및 상부전극으로 이루어진 반도체 소자의 캐패시터에 있어서, 상기 하부전극이, 백금을 주원소로 하고 이리듐, 로듐, 루테늄 중 어느 하나의 원소가 20 ~ 40％함유된 제1백금합금막과, 상기 제1백금합금막 상에 제공되며, 상기 이리듐, 로듐, 루테늄 중 어느 하나의 원소가 5 ~ 10％ 함유된 제2백금합금막과, 적어도 상기 제1백금합금막의 측벽을 덮도록 제공되며, 상기 이리듐, 로듐, 루테늄 중 어느 하나의 원소가 5 ~ 10％ 함유된 제3백금합금막을 구비하는 것을 특징으로 한다.

제1하부전극막, 제2하부전극막, 제3하부전극막, 유전물질, 상부전극

Description

반도체 소자의 고유전체 캐패시터{high-dielectric capacitor in semiconductor device}

도1은 종래기술에 따라 형성된 고유전체 캐패시터의 단면을 도시한 도면.

도2a 내지 도2e는 본 발명의 일실시예에 따른 캐패시터 형성 공정도.

*도면의 주요부분에 대한 부호의 간단한 설명

28 : 제1하부전극막 29 : 제2하부전극막

30 : 제3하부전극막 31 : 유전물질

32 : 상부전극

본 발명은 반도체 제조기술에 관한 것으로, 특히 탄탈륨 산화막(Ta₃O₅), (Ba, Sr)TiO₃(BST)등의 고유전 물질을 유전체막으로 사용하는 고집적 메모리 소자의 캐패시터에 관한 것이다.

현재 반도체 메모리 소자는 크게 RAM(Random Access Memory)과 ROM(Read only Memory)로 구분할 수가 있다. 특히, RAM은 다시 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(Static RAM)으로 나뉘지며, 이 중에서도 DRAM은 1개의 트랜지스터(transister)와 1개의 캐패시터로 1개의 단위셀(unit cell)이 구성되어 집적도에서 가장 앞서고 있는 소자이다.

한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 현재에는 256Mb(mega bit)나 1Gb(giga bit)급 DRAM이 양산단계에 근접하고 있다.

이와 같이 DRAM의 집적도가 높아질수록 메모리 셀의 면적은 256Mb 경우 0.5㎛², 셀의 기본구성요소 중의 하나인 캐패시터의 면적은 0.3㎛²이하로 작아져야 한다. 이러한 이유로 256Mb 급 이상의 고집적 소자에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다.

즉, 64Mb DRAM에서 지금까지 사용되어 온 유전재료인 SiO₂/Si₃N₄ 등을 사용하여 캐패시터를 제조할 경우 필요한 캐패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 캐패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다.

이러한 이유로 캐패시턴스의 확보를 위해 그 표면적을 늘리는 방안이 제시되고 지금까지 이에 대한 연구가 계속되고 있다. 캐패시터의 하부전극 표면적을 증가시키기 위해서 3차원 구조의 스택 캐패시터 구조 또는 트렌치형 캐패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러가지 기술이 제안된 바가 있다.

그러나, 256Mb급 이상의 소자에서는 유전율이 낮은 SiO₂/Si₃N₄계 유전물질로는 캐패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 표면적을 늘이기 위해 그 구조를 더 복잡하게 만드는 경우 공정과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 등의 문제점이 많다.

이와 같은 문제점을 해결하기 위해서, 유전물질을 종래 SiO₂/Si₃N₄계 유전물질에서 보다 높은 유전상수를 갖는 탄탈륨 산화막(Ta₃O₅), (Ba, Sr)TiO₃등의 고유전 물질을 캐패시터의 유전체막으로 채용하게 되었다.

그런데, 이와 같은 고유전물질의 유전상수는 캐패시터의 하부전극에 따라 크게 달라지게 되며, 지금까지의 연구결과로는 금속 물질위에 증착했을 때 가장 우수한 유전특성을 나타낸다고 알려져 있다.

따라서, 종래에 사용하던 폴리실리콘 대신 백금(Pt), 이리듐(Ir), 로듐(Rh), 루테늄(Ru) 등의 금속이 고유전 캐패시터의 전극재료로 거론되고 있다.

도1은 종래기술에 따라 형성된 고유전체 캐패시터의 단면을 도시한 도면으로써, 이하 이를 참조하여 살펴보기로 한다.

종래기술에 따른 공정은 먼저, 소정 공정이 완료된 반도체 기판(10) 상에 연속하여 층간절연막(12) 및 보호막(13)을 형성한 후 캐패시터 하부전극이 형성될 영역에 하부층의 트랜지스터간의 접합영역(11)을 노출시키도록 콘택홀을 형성한다. 다음으로, 폴리실리콘(14), 오믹콘택(Omic contact)용 금속막(15) 및 확산방지막(16)의 적층구조로 형성된 하부전극용 콘택 플러그를 형성한다.

다음으로, 전체 구조물의 상부에 하부전극과의 접착을 위해 접착층(17)으로 TiN, TiSiN, TiAlN 등의 물질을 50Å가량 얇게 증착한 후 캐패시터 하부전극용 금속막(18)으로 Pt, Ir, Rh, Ru 등을 증착하고 이를 패터닝을 하여 하부전극을 형성한다.

마지막으로, 전체 구조물의 상부에 탄탈륨 산화막(Ta₃O₅) 또는 (Ba, Sr)TiO₃등의 유전물질(19)을 증착하게 된다.

그런데, 상기 종래기술에서 캐패시터 하부전극용 금속막으로 사용한 Pt, Ir, Rh, Ru 등은 각각 장단점을 지니고 있다.

예를 들어, Pt막은 유전막과의 높은 전위장벽 때문에 비교적 낮은 누설전류 값을 보이는 장점이 있으나, 결정구조의 불일치로 인해 유전막과의 계면에 저유전층이 크게 존재함에 따라 유전특성이 떨어지고, 후속 열공정 시 침투한 산소를 막지 못하여 하부의 확산방지층으로 산소가 침투하여 전기적 특성을 열화시키는 단점이 있다. 한편, Ir, Rh, Ru와 같은 물질막은 산소와의 반응에서 산화물이 쉽게 얻어지고 이로 인해 유전막과의 계면에서 생성된 산화물이 유전막의 결정구조를 크게 변형시키지 않기 때문에 저유전층이 상대적으로 작아 유전율이 비교적 크고, 유전막의 후속 열처리시 Pt전극에 비해 열안정성을 잘 유지하는 장점이 있는 반면 유전막과의 전위장벽이 낮아 누설전류가 높은 단점이 있는 것으로 알려져 있다.

이와 같이 유전특성과 누설전류 특성이 상보의 관계에 있어, 이 두가지 특성을 모두 만족시키기 어려운 문제점이 있다.

본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로써, 유전특성 및 캐패시터의 누설전류 특성을 동시에 만족시키고, 캐패시터의 열적 안정성을 확보할 수 있는 캐패시터를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 하부전극, 고유전체막 및 상부전극으로 이루어진 반도체 소자의 캐패시터에 있어서, 백금을 주원소로 하고 이리듐, 로듐, 루테늄 중 어느 하나의 원소가 20 ~ 40％함유된 제1백금합금막과 상기 제1백금합금막 상에 제공되며, 상기 이리듐, 로듐, 루테늄 중 어느 하나의 원소가 5 ~ 10％ 함유된 제2백금합금막과 적어도 상기 제1백금합금막의 측벽을 덮도록 제공되며, 상기 이리듐, 로듐, 루테늄 중 어느 하나의 원소가 5 ~ 10％ 함유된 제3백금합금막으로 된 하부전극, 상기 제2백금합금막 및 상기 제3백금합금막과 접촉하여 상기 하부전극 상에 형성된 고유전체막, 및 상기 고유전체막 상의 상부전극을 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2e는 본 발명의 일실시예에 따른 캐패시터 형성 공정도를 나타낸 것으로, 본 실시예에 따른 캐패시터 형성공정은 먼저, 소정 공정이 완료된 반도체 기판(20) 상에 연속하여 층간절연막인 실리콘 산화막(22) 및 그의 보호를 위한 실리콘 질화막(23)을 화학 기상 증착(Chemical Vapor Deposition, CVD)법으로 300Å 내지 600Å정도 증착한 후 캐패시터의 하부전극이 형성될 영역에 하부층의 접합영역(21)이 노출되도록 콘택홀을 형성한다.

다음으로, 전체구조 상부에 폴리실리콘(24)을 증착하고 이를 에치백하여 폴리실리콘(24)이 콘택홀의 상부보다 1000Å 내지 2000Å정도 낮게 잔류되도록 한다. 그리고, 상기 폴리실리콘(24) 상부에 오믹콘택(Omic contact)용 금속막인 Ti를 200Å정도 증착을 하고 급속열처리를 실시하여 TiSi층(25)을 형성한다. 다음으로, 전체 구조물의 상부에 TiN, TiSiN, TiAlN등의 확산방지막(26)을 형성하고, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)를 실시하여 적층구조의 콘택 플러그를 형성한다.

다음으로, 도2b에 도시된 바와 같이 전체 구조물의 상부에 캐패시터 하부전극과의 접착력 향상을 위하여 접착층(27)을 50Å가량 증착한다. 여기서, 상기 접착층(27)으로는 상기 확산방지막(26)과 같은 재료인 TiN, TiSiN, TiAlN등을 사용한다.

계속하여, 상기 접착층(27)의 상부에 고합금 비율의 제1하부전극막(28)을 1000Å 내지 2000Å정도 증착을 하고, 상기 고합금 비율의 제1하부전극막(28) 상부에 저합금 비율의 제2하부전극막(29)을 1000Å 내지 2000Å정도 증착을 한다. 여기서, 상기 고합금 비율의 제1하부전극막(28)은 백금(Pt)에 이리듐(Ir), 로듐(Rh) 또는 루테늄(Ru)을 20％ 내지 40％ 함유시켜 형성한다. 또한, 상기 저합금 비율의 제2하부전극막(29)은 백금(Pt)에 이리듐(Ir), 로듐(Rh) 또는 루테늄(Ru)을 5％ 내 지 10％함유시켜 형성한다.

다음으로, 도2c에 도시된 바와 같이 상기 저합금 비율의 제2하부전극막(29), 상기 고합금 비율의 제1하부전극막(28) 및 상기 접착층(27)을 건식식각법을 이용하여 패터닝한 후 전체 구조물의 표면을 따라 저합금 비율의 제3하부전극막(30)을 500Å 내지 1000Å정도 증착한다.

다음으로, 도2d에 도시된 바와 같이 제3하부전극막(30)의 전면건식식각을 수행하여 상기 패터닝된 접착층(27), 고합금 비율의 제1하부전극막(28) 및 저합금 비율의 제2하부전극막(29) 구조의 측벽에 상기 저합금 비율의 제3하부전극막(30)이 스페이서(Spacer)의 형태로 남도록 하여 캐패시터의 하부전극 형성을 완성한다. 여기서, 상기 전면건식식각의 조건을 살펴보면, Ar/Cl₂ 또는 Ar/O₂ 혼합기체를 사용하는 건식 이방성 식각으로 하되 상기 제3하부전극막(30) 두께의 5％ 내지 20％정도로 과도식각이 이루어지도록 식각타겟을 설정한다.

마지막으로, 도2e에 도시된 바와 같이 전체 구조물의 상부에 탄탈륨 산화막(Ta₃O₅) 또는 (Ba, Sr)TiO₃등의 유전물질(31) 및 저합금 비율의 상부전극(32)을 증착하여 캐패시터의 형성공정을 완료한다. 여기서, 상부전극(32)은 백금을 주원소로 하고 이리듐, 로듐, 루테늄 중 어느 하나의 원소가 5 ~ 10％함유된 백금합금막이다.

이렇듯 본 발명은 백금전극을 사용했을 때의 낮은 누설전류와 이리듐, 로듐, 루테늄과 같은 전극을 사용했을 때의 높은 유전상수 특성, 누설전류 특성 및 열적 안정성을 모두 취하기 위해 백금을 주로 사용하고 이리듐(로듐, 루테늄 포함)을 미량 합금한 전극을 캐패시터의 전극으로 사용하였다. 이 경우 하부전극이 유전물질 과 접촉하는 부분은 5 ~ 10％의 이리듐(로듐, 루테늄 포함)이 함유된 백금합금을 사용하여, 누설전류 특성을 확보함은 물론, 백금만을 사용하였을 때에 비해 유전특성을 개선하였으며, 확산 방지막을 비롯한 콘택영역과 접하는 하부전극의 하단부는 20 ~ 40％의 이리듐(로듐, 루테늄 포함)이 함유된 백금합금을 사용하여 확산방지막으로의 산소투과를 차단함으로써 열적 안정성을 확보하였다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 유전막의 전기적 특성을 향상시킬 수 있는 효과가 있으며, 유전특성을 향상시키고 캐패시터의 열화현상을 방지할 수 있는 효과가 있다. 또한, 소자의 신뢰도를 향상시킬 수 있는 효과가 있다.

Claims

하부전극, 고유전체막 및 상부전극으로 이루어진 반도체 소자의 캐패시터에 있어서,

백금을 주원소로 하고 이리듐, 로듐, 루테늄 중 어느 하나의 원소가 20 ~ 40％함유된 제1백금합금막과 상기 제1백금합금막 상에 제공되며, 상기 이리듐, 로듐, 루테늄 중 어느 하나의 원소가 5 ~ 10％ 함유된 제2백금합금막과 적어도 상기 제1백금합금막의 측벽을 덮도록 제공되며, 상기 이리듐, 로듐, 루테늄 중 어느 하나의 원소가 5 ~ 10％ 함유된 제3백금합금막으로 된 하부전극;

상기 제2백금합금막 및 상기 제3백금합금막과 접촉하여 상기 하부전극 상에 형성된 고유전체막; 및

상기 고유전체막 상의 상부전극

을 포함하는 반도체 소자의 캐패시터.
제1항에 있어서,

상기 상부전극은,

백금을 주원소로 하고 이리듐, 로듐, 루테늄 중 어느 하나의 원소가 5 ~ 10％함유된 백금합금막인 것을 특징으로 하는 반도체 소자의 캐패시터.