KR100326253B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 반도체 제조기술에 관한 것으로, 특히 고유전물질 또는 강유전물질을 유전체막으로 사용하는 고집적 메모리 소자의 캐패시터에 관한 것이며, 후속 열공정에 의한 확산방지막의 산화 및 콘택 플러그의 산화를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정의 층간절연막을 관통하여 실리콘기판에 형성된 접합을 노출시키는 하부전극용 콘택홀을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 표면을 따라 확산방지막을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부 표면을 따라 시드층을 형성하는 제3 단계; 상기 시드층 상부에 전기화학도금법을 사용하여 상기 콘택홀이 매립되도록 제1백금막을 형성하는 제4 단계; 상기 제1백금막의 결정구조를 입상정 구조로 변형시키기 위한 열처리를 실시하는 제5 단계; 상기 층간절연막 상부의 상기 제1백금막, 상기 확산방지막 및 상기 시드층을 제거하여 백금플러그를 형성하는 제6 단계; 상기 제6 단계 수행 후, 상기 하부전극용 백금플러그를 덮는 하부전극 패턴을 형성하는 제7 단계; 및 상기 하부전극 패턴 상부에 유전체막 및 상부전극을 차례로 형성하는 제8 단계를 포함하여 이루어진다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor in semiconductor device}
본 발명은 반도체 제조기술에 관한 것으로, 특히 고유전물질 또는 강유전물질을 유전체막으로 사용하는 고집적 메모리 소자의 캐패시터에 관한 것이다.
현재 반도체 메모리 소자는 크게 RAM(Random Access Memory)과 ROM(Readonly Memory)로 구분할 수가 있다. 특히, RAM은 다시 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(Static RAM)으로 나뉘어지며, 이 중에서도 DRAM은 1개의 트랜지스터(transister)와 1개의 캐패시터로 1개의 단위셀(unit cell)이 구성되어 집적도에서 가장 유리하기 때문에 메모리 시장을 주도하고 있다.
한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 현재에는 256M이나 1G급 DRAM이 양산단계에 근접하고 있다.
이와 같이 DRAM의 집적도가 높아질수록 메모리 셀의 면적은 256M DRAM의 경우 0.5㎛2, 셀의 기본구성요소 중의 하나인 캐패시터의 면적은 0.3㎛2이하로 작아져야 한다. 이러한 이유로 256M DRAM 이상에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다.
즉, 64M DRAM에서 지금까지 사용되어 온 유전재료인 SiO2/Si3N4등을 사용하여 캐패시터를 제조할 경우 필요한 캐패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 캐패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다.
이러한 이유로 캐패시턴스의 확보를 위해 그 표면적을 늘리는 방안이 제시되고 지금까지 이에 대한 연구가 계속되고 있다. 캐패시터의 하부전극 표면적을 증가시키기 위해서 3차원 구조의 스택 캐패시터 구조 또는 트렌치형 캐패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러가지 기술이 제안된 바가 있다.
그러나, 256M DRAM 이상의 소자에서는 기존의 ONO(Oxide Nitride Oxide)재료의 유전물질로는 캐패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 표면적을 늘이기 위해 그 구조를 더 복잡하게 만드는 경우 공정과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 문제점을 수반하게 된다.
이와 같은 문제점을 해결하기 위해서, 유전물질로써 종래 ONO재료의 유전물질에 비해 보다 높은 유전상수를 갖는 탄탈륨 산화막(Ta2O5), (Ba, Sr)TiO3(BST)등의 고유전 물질을 캐패시터의 유전체막으로 채용하게 되었다.
그런데, 이와 같은 고유전물질의 유전상수는 캐패시터의 하부전극에 따라 크게 달라지게 되며, 지금까지의 연구결과로는 금속 물질위에 증착했을 때 가장 우수한 유전특성을 나타낸다고 알려져 있다.
따라서, 종래에 사용하던 폴리실리콘 대신 백금(Pt), 이리듐(Ir), 로듐(Rh), 루테늄(Ru) 등의 금속이 고유전체 캐패시터의 전극재료로 거론되고 있다.
도 1a 및 도 1b는 종래기술에 따른 고유전체 캐패시터를 도시한 단면도로써, 도 1a는 3차원 적층구조를 가지는 소위 페디스탈(pedistal) 타입(type)의 강유전체 캐패시터 구조를 도시한 단면도이고, 도 1b는 소위 콘케이브(concave) 타입의 강유전체 캐패시터 구조를 도시한 도면이다.
이하, 이를 참조하여 종래기술에 따른 고유전체 캐패시터 형성방법을 살펴보기로 한다.
도 1a를 참조하면, 소정 공정이 완료된 실리콘기판(10) 상에 층간절연막(12)을 형성한 후 캐패시터 하부전극이 형성될 영역에 하부층의 접합영역(11)을 노출시키도록 콘택홀을 형성한다. 다음으로, 콘택홀을 폴리실리콘으로 매립하여 폴리실리콘 플러그(13)를 형성한 후 전체 구조 상부에 확산방지막(14) 및 하부전극용 전도막(15)을 차례로 적층 형성한다. 이어서, 하부전극용 전도막(15) 및 확산방지막(14)을 선택식각하여 고유전체 캐패시터의 하부전극 패턴을 형성한다. 다음으로, 전체 구조 상부에 고유전체막(16) 및 상부전극용 전도막(17)을 차례로 적층 형성하여 고유전체 캐패시터 형성공정을 완료한다.
다음으로, 도 1b는 메모리 셀의 집적도를 더 증가시키기 위하여 사용하는 캐패시터 구조로써, 그 형성방법에 대한 설명은 상기 도 1a와의 중복을 피하기 위하여 생략하기로 한다.
상기와 같이 이루어지는 종래기술에 따른 고유전체 캐패시터는 트랜지스터의 접합과 고유전체 캐패시터의 하부전극과의 전기적 연결을 위한 수직배선 역할을 하는 폴리실리콘 플러그와 고유전체 캐패시터의 하부전극과의 사이에 확산방지막을 두고 있다. 이와 같이 확산방지막을 두는 이유는, 캐패시터 형성 시 Ta2O5, BST 등과 같은 고유전물질을 유전체막으로 형성할 경우에는 필수적으로 고온의 산소 분위기 열공정을 필요로 하는데, 이러한 열공정 시 발생한 산소가 백금, 이리듐, 루테늄과 같은 물질로 이루어진 하부전극을 통해 쉽게 침투하게 되며, 침입한 산소는 폴리실리콘막의 표면을 산화시켜 하부전극과의 계면에 캐패시터 특성을 저하시키고 누설전류를 발생시킬 수 있는 얇은 SiO2절연막을 형성하게 되므로, 이를 방지하기 위함이다. 특히, 하부전극 물질로 백금막을 사용할 경우, 확산방지막은 고온의 열공정 시 하부전극과 폴리실리콘 플러그 사이에 접촉저항을 크게 증가시키는 PtSi막이 형성되는 것을 방지하는 역할을 한다.
한편, 확산방지막으로는 TiN, (Ti,Al)N, (Ti,Si)N와 같은 Ti질화막(nitride)계의 물질을 사용하여 왔다.
그러나, 이들 Ti질화막계 확산방지막 또한, 600℃ 이상의 산소 분위기 열공정 시 쉽게 산화되어 TiO2, AlO3, SiO2와 같은 저유전층을 형성하는 문제점을 가지고 있다.
이하, 하부전극을 통한 산소의 확산문제에 대해 보다 자세히 살펴보기로 한다.
먼저, 산소가 하부전극으로 사용하는 백금막 표면에서 어떤 임의의 온도(T) 및 시간(t)에서 백금막 내부를 통과하여 일정거리 x에 도달할때, 도달거리(x)와 온도(T) 및 시간(t) 사이에는 다음과 같은 관계식이 성립한다.
상기 수학식1에서 D는 임의의 주어진 온도(T)에서 백금막속의 산소 확산계수이며, 백금막의 결정립 형태 등에 의해서도 약간의 영향을 받는다. 또한, t는 확산에 주어진 시간(예를 들면, 캐패시터 제조공정 시간 및 후속 열공정 시간)이고, xox는 산소가 백금막 내부를 확산통과하여 도달할 수 있는 거리이다.
따라서, xox가 하부전극 백금막의 두께에 비하여 클 경우에는 확산방지막이산화되는 것이다.
또한, 통상적으로 사용하는 하부전극용 백금막은 산소가 쉽게 통과할 수 있는 주상정(Column-type grain) 결정구조이고, 그 두께는 2000Å 이하의 두께로 형성되므로, 산소가 백금막을 쉽게 통과하게 된다.
따라서, 현재에는 하부전극을 통해 산소가 통과하는 것을 최대한 억제시켜 산소가 Ti질화막에 도달하는 것을 막으려는 시도가 함께 이루어지고 있다. 이를 위해 하부전극 물질을 Pt/Ir, IrO2/Ir, Pt/IrO2Ir, Pt/Ru과 같이 산소와 반응하여 전도성 산화물을 형성하는 특성을 갖고 있는 Ir 및 Ru를 삽입한 복합전극의 사용이 연구되고 있으나, 이들 복합전극은 재료비가 비싸고 공정을 복잡하게 하여 소자의 제조단가를 높이고 수율을 저하시키는 문제점을 나타내고 있다.
한편, 이러한 문제점은 강유전체막을 사용하는 것을 제외하고는 일반 고유전체 캐패시터와 유사한 공정을 거치는 강유전체 캐패시터 형성공정 시에도 나타날 수 있다.
본 발명은 후속 열공정에 의한 확산방지막의 산화 및 콘택 플러그의 산화를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래기술에 따른 고유전체 캐패시터를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 캐패시터 형성 공정도.
*도면의 주요 부분에 대한 부호의 간단한 설명
23 : Ti/TiN막 23a : Ti-실리사이드막
24 : 시드층 25 : 제1백금막
26 : 제2백금막
상기 목적을 달성하기 위한 본 발명은, 소정의 층간절연막을 관통하여 실리콘기판에 형성된 접합을 노출시키는 하부전극용 콘택홀을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 표면을 따라 확산방지막을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부 표면을 따라 시드층을 형성하는 제3 단계; 상기 시드층 상부에 전기화학도금법을 사용하여 상기 콘택홀이 매립되도록 제1백금막을 형성하는 제4 단계; 상기 제1백금막의 결정구조를 입상정 구조로 변형시키기 위한 열처리를 실시하는 제5 단계; 상기 층간절연막 상부의 상기 제1백금막, 상기 확산방지막 및 상기 시드층을 제거하여 백금플러그를 형성하는 제6 단계; 상기 제6 단계 수행 후, 상기 하부전극용 백금플러그를 덮는 하부전극 패턴을 형성하는 제7 단계; 및 상기 하부전극 패턴 상부에 유전체막 및 상부전극을 차례로 형성하는 제8 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 캐패시터 형성 공정도로써, 3차원 적층구조를 가지는 소위 페디스탈(pedistal) 타입(type)의 캐패시터 구조를 형성하기 위한 공정도이다.
본 실시예는 먼저, 도 2a에 도시된 바와 같이 실리콘기판(20)에 대해 모스 트랜지스터, 비트라인 등을 포함한 소정의 하부층 공정을 진행하고, 그 과정에서 형성된 층간절연막(22)을 선택식각하여 실리콘 기판(20)에 형성된 모스 트랜지스터의 접합(21)이 노출되도록 콘택홀을 형성한다.
다음으로, 도 2b에 도시된 바와 같이 전체 구조 상부 표면을 따라 화학 기상 증착(Chemical Vapor Deposition, CVD)법으로 장벽금속막 역할을 하기 위한 Ti/TiN막(23)을 증착한 후 열처리를 실시하여 실리콘 기판(20)과 Ti/TiN막의 계면에 Ti-실리사이드막(23a)을 형성한다. 여기서, Ti-실리사이드막(23a)은 접합(21)의 접촉저항을 낮추는 역할을 수행하게 된다.
다음으로, 전체 구조 표면을 따라 전기화학도금법(Electro Chemical Deposition, ECD)을 적용하기 위한 시드층(24)을 형성한 후 ECD법을 사용하여 전체 구조 상부에 제1백금(Pt)막(25)을 형성한 후 도 2c에 도시된 바와 같이 ECD법을 사용하여 형성한 제1백금막(25)의 결정을 재결정화시켜서 입상정(Granule-type grain) 구조로 형성하기 위해 300 ~ 500℃ 정도의 온도에서 열처리를 실시한다. 이와 같이 제1백금막(25)을 입상정 구조로 변형시키는 열처리를 실시하게 되면. 후속 열공정 시 발생한 제1백금막(25)의 결정립계를 통하여 확산하는 산소의 실제 확산거리를 더욱 증가시킬 수 있다.
다음으로, 도 2d에 도시된 바와 같이 층간절연막(22)이 노출되도록 백금막(25)에 대한 에치백 또는 CMP를 실시하여 콘택홀 내부에 제1백금막(25)이 매립되도록 하여 하부전극용 콘택 플러그를 형성한다.
다음으로, 도 2e에 도시된 바와 같이 전체 구조 상부에 스퍼터링법 또는 유기 금속 화학 기상 증착(Metalorganic Chemical Vapor Deposition, MOCVD)법을 사용하여 하부전극용 금속막인 제2백금막(26)을 형성한다. 이와 같이, 제1백금막에대한 에치백 또는 CMP를 실시하지 않고 그대로 패터닝을 하여 하부전극으로 사용하지 않고 하부전극 형성을 위하여 제2백금막을 다시 형성하는 이유는, ECD법을 사용하여 형성한 제1백금막은 그 상부에 형성되는 고유전물질 또는 강유전물질을 형성하였을 경우 유전물질 고유의 높은 유전특성을 저하시키고, 그 계면에서의 접착특성이 좋지않기 때문이다.
다음으로, 도 2f에 도시된 바와 같이 제2백금막(26)을 선택식각하여 하부전극 패턴을 형성한 후 전체 구조 상부에 패터닝된 제2백금막(26)을 덮을 수 있도록유전체막(27) 및 상부전극용 전도막(28)을 형성한다. 이때, 유전체막(27) 물질로는 Ta2O5, (Ba, Sr)TiO3(BST)와 같은 고유전물질 또는 (Sr,Bi)Ta2O9(SBT), Pb(ZrxTix-1)O3(PZT)와 같은 강유전물질을 사용하여 형성한 후 안정화를 위해 650 ~ 800℃ 정도의 고온, 산소 분위기에서 열공정을 실시하며, 상부전극용 전도막(28) 물질로는 백금, 이리듐, 루테늄과 같은 물질을 사용하여 형성한다.
상기와 같이 이루어지는 본 발명은, 하부전극용 콘택 플러그를 하부전극 물질과 동일한 백금막으로 형성하여 실질적인 백금막의 두께 증가를 통해 유전체막 형성 후 실시하는 후속 열공정 시 발생한 산소가 확산방지막에 도달하기 위한 확산거리를 증가시키고, 산소확산에 의한 저유전층 형성을 방지하여 캐패시터 특성저하를 개선하였다. 한편, 백금막으로 형성한 콘택 플러그의 결정립을 산소가 통과하기 어려운 결정구조인 입상정 구조로 형성하여 산소의 확산거리를 더욱 증가시켰다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 후속 열공정 시 산소의 확산에 의한 콘택 플러그에서의 저유전층 형성을 방지하고 확산방지막의 산화를 최소화할 수 있는 효과가 있고, 이에 따라 유전체막의 특성을 향상시켜 보다 개선된 캐패시터를 제조할 수 있는 효과가 있다.

Claims (4)

  1. 소정의 층간절연막을 관통하여 실리콘기판에 형성된 접합을 노출시키는 하부전극용 콘택홀을 형성하는 제1 단계;
    상기 제1 단계를 마친 전체 구조 표면을 따라 확산방지막을 형성하는 제2 단계;
    상기 제2 단계를 마친 전체 구조 상부 표면을 따라 시드층을 형성하는 제3 단계;
    상기 시드층 상부에 전기화학도금법을 사용하여 상기 콘택홀이 매립되도록 제1백금막을 형성하는 제4 단계;
    상기 제1백금막의 결정구조를 입상정 구조로 변형시키기 위한 열처리를 실시하는 제5 단계;
    상기 층간절연막 상부의 상기 제1백금막, 상기 확산방지막 및 상기 시드층을 제거하여 백금플러그를 형성하는 제6 단계;
    상기 제6 단계 수행 후, 상기 하부전극용 백금플러그를 덮는 하부전극 패턴을 형성하는 제7 단계; 및
    상기 하부전극 패턴 상부에 유전체막 및 상부전극을 차례로 형성하는 제8 단계
    를 포함하여 이루어지는 반도체 소자의 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 제7 단계는,
    화학적기상증착법을 사용하여 제2백금막을 증착하는 제9 단계; 및
    상기 제2백금막을 선택식각하여 하부전극 패턴을 형성하는 제10 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제1항 또는 제2항에 있어서,
    제2 단계는,
    Ti/TiN막을 형성하는 제11 단계; 및
    열처리를 실시하여 상기 Ti/TiN막과 상기 접합 사이의 계면에 TiSix막을 형성하는 제12 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제5 단계의 열처리는,
    300 ~ 500℃ 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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