KR19980048387A - 프라티눔 루테니움 산화막을 전극으로 사용하는 커패시터 및 그 제조방법 - Google Patents

프라티눔 루테니움 산화막을 전극으로 사용하는 커패시터 및 그 제조방법 Download PDF

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Abstract

본 발명은 플라티눔 루테니움 산화막을 전극으로 사용하는 커패시터 및 그 제조방법에 관한 것으로, 강유전체막의 하부 및 상부에 각각 스퍼터링 공정에 의해 형성되는 플라티눔 루테니움 산화막으로 형성된 하부전극 및 상부전극을 구비함으로써, 공정을 단순화시키면서 강유전체막의 특성이 저하되는 현상을 억제시킬 수 있다. 이에 따라, 신뢰성이 높은 FRAM 소자를 구현할 수 있다.

Description

플라티눔 루테니움 산화막을 전극으로 사용하는 커패시터 및 그 제조방법(Capacitor using Pt-Ru-O film as a electrode and fabrication method thereof)
본 발명은 강유전체 메모리소자(ferroelectric memory device) 및 그 제조방법에 관한 것으로, 특히 강유전체를 유전막으로 사용하는 커패시터 및 그 제조방법에 관한 것이다.
반도체 기억소자는 전원 공급이 차단되면 메모리 셀 내에 저장된 데이터가 소멸되는 RAM 소자와, 전원공급이 차단될지라도 메모리 셀 내에 저장된 데이터가 보존되는 ROM 소자로 분류되어진다. 따라서, RAM 소자는 휘발성 기억소자(volitile memory device)라 불리우며, ROM 소자는 비휘발성 기억소자(non-volitile memory device)라 불리운다. 이러한 비휘발성 기억소자의 대표적인 예로 플래쉬 메모리소자(flash memory device)를 들 수 있다. 플래쉬 메모리 소자는 메모리 셀에 데이터를 저장시키거나 메모리 셀 내에 저장된 데이터를 소거시키기 위하여 12볼트 내지 15볼트의 높은 전압을 필요로 하므로 논리회로의 전원전압, 예컨대 5볼트의 단일 전원전압을 사용하기가 어려운 문제점이 있다. 또한, 플래쉬 메모리소자는 약 100nsec 정도의 느린 동작속도를 보이므로 고속 반도체소자와 호환성을 유지하기 어려운 문제점이 있다. 이에 따라 최근에 플래쉬 메모리소자보다 빠른 동작속도를 보이면서 단일 전원전압으로 읽기동작 및 쓰기동작을 수행할 수 있는 비휘발성 메모리 소자, 예컨대 강유전체 메모리소자가 출현하게 되었다. 이러한 강유전체 메모리소자는 RAM 소자와 같이 단일 전원전압으로 읽기 동작 및 쓰기 동작을 수행할 수 있으므로 강유전체 RAM(ferroelectric RAM; 이하 FRAM이라 한다)이라 불리운다.
상기 FRAM 소자는 단위 셀의 구성요소에 따라 두가지로 분류할 수 있다. 그 하나는 단위 셀이 강유전체막을 게이트 절연막으로 사용하는 하나의 트랜지스터로 구성된 것이고, 다른 하나는 하나의 셀 커패시터 및 하나의 억세스 트랜지스터로 구성된 DRAM 셀과 동일한 구조를 가지면서 셀 커패시터의 유전막이 강유전체막으로 형성된 것이다. 여기서, 전자의 FRAM은 강유전체막을 어닐링시키는 공정을 실시할 때 채널영역인 실리콘기판과 게이트 절연막인 강유전체막 사이의 계면에 실리콘기판과 산소원자가 반응하여 원하지 않는 실리콘 산화막이 형성되는 문제점과, 실리콘기판 및 강유전체막 사이의 격자상수 차이 또는 이들의 열팽창계수 차이에 의하여 우수한 막질을 갖는 강유전체막을 형성하기 어려운 문제점이 있다. 따라서, 최근에 후자의 FRAM, 즉 DRAM 셀과 동일한 구조를 가지면서 셀 커패시터의 유전막을 강유전체막으로 형성하는 FRAM 소자에 대한 연구가 활발해지고 있다. 여기서, 상기 강유전체막으로는 PZT(PbZrxTi1-xO3)막이 널리 사용되고 있다. 이때, 셀 커패시터의 하부전극은 내산화성이면서 900℃ 이상의 높은 용융점(melting point)을 갖는 금속막으로 형성하여야 우수한 커패시터 특성을 얻을 수 있다. 이러한 금속막들 중에 대표적인 것으로 백금막을 들 수 있다.
도 1은 FRAM 셀에 사용되는 종래의 커패시터 구조를 설명하기 위한 단면도이다.
도 1을 참조하면, 종래의 커패시터는 반도체기판(1)과, 상기 반도체기판(1)의 소정영역을 노출시키는 콘택홀을 구비하는 층간절연막 패턴(3)과, 상기 콘택홀 내부에 도전막, 예컨대 도우핑된 실리콘막으로 형성된 플러그 패턴(5)과, 상기 플러그 패턴(5) 상에 순차적으로 형성된 타이타늄실리사이드막(7), 타이타늄질화막(9), 이리디움막(11), 이리디움산화막(13), 및 제1 백금막(15)과, 상기 제1 백금막(15) 상에 차례로 형성된 PZT막(17) 및 제2 백금막(19)을 구비한다. 여기서, 상기 제1 백금막(15) 및 제2 백금막(19)은 각각 하부전극 및 상부전극 역할을 한다.
상기 이리디움산화막(13)은 제1 백금막(15)으로 형성된 하부전극 및 상기 PZT막(17) 사이의 계면에 산소를 공급하여 산소공공(oxygen vacancy)을 감소시키기 위한 물질막이다. 이러한 산소공공은 읽기동작 및 쓰기동작의 횟수가 증가할수록 제1 백금막(15) 및 PZT막(17) 사이의 계면에 국부적으로 다량 발생하여 강유전체막인 PZT막(17)의 분극 특성을 저하시킨다. 이와 같이 강유전체막의 분극 특성이 저하되면, 읽기동작 및 쓰기동작시 오동작이 유발된다. 또한, 산소공공이 국부적으로 발생되면, 강유전체막의 소정영역에 강한 전계가 형성되므로 강유전체막의 파괴전압(breakdown voltage)이 낮아지며, 이에 따라 강유전체막의 신뢰성이 저하된다. 따라서, 강유전체막의 신뢰성을 개선시키기 위해서는 산소공공을 감소시켜야 한다.
또한, 상기 이리디움막(11)은 산소확산방지막 기능을 갖는 물질막으로서 상기 이리디움산화막(13) 내의 산소원자들이 하부의 타이타늄질화막(9)으로 확산하는 것을 방지하기 위하여 형성한다. 이는, 타이타늄질화막(9)이 산소원자와 반응하여 산화되면, 타이타늄질화막(9)의 저항이 증가되어 커패시터 특성을 저하시킬뿐만 아니라 장벽금속막의 기능이 상실되기 때문이다. 그리고, 상기 타이타늄실리사이드막(7)은 상기 타이타늄질화막(9)과 상기 플러그 패턴(5) 사이의 접촉저항을 감소시키기 위하여 형성한다.
상술한 바와 같이 종래의 커패시터는 강유전체막의 분극 특성, 강유전체막의 파괴전압 특성, 및 하부전극의 저항특성을 개선시키기 위하여 제1 백금막으로 형성된 하부전극 아래에 다층구조의 금속막(multi-layered metal film)을 형성하여야 한다. 따라서, 공정이 복잡하여 재현성(reproducibility)을 얻기가 어려우며, 신뢰성이 높은 FRAM 소자를 구현하기가 어려운 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는 상기 문제점을 해결하기 위하여 안출된 것으로 하부전극 및 상부전극을 플라티눔 루테니움 산화막으로 형성함으로써, 강유전체막의 분극 특성 및 파괴전압 특성을 개선시킴은 물론 공정을 단순화시킬 수 있는 커패시터를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 커패시터를 제조하는 방법을 제공하는 데 있다.
도 1은 종래의 커패시터 구조를 설명하기 위한 단면도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 의한 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 5 및 도 6은 본 발명의 다른 실시예에 의한 커패시터 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 태양(aspect)에 따른 커패시터는 반도체기판과, 상기 반도체기판의 소정영역 상에 도전막으로 형성된 플러그 패턴과, 상기 플러그 패턴을 둘러싸면서 상기 반도체기판 상에 형성된 층간절연막 패턴과, 상기 플러그 패턴을 덮는 제1 플라티눔 루테니움 산화막(Pt-Ru-O) 패턴과, 상기 제1 플라티눔 루테니움 산화막 패턴 및 상기 층간절연막 패턴 상에 형성된 강유전체막과, 상기 강유전체막 상에 형성된 제2 플라티눔 루테니움 산화막을 포함하는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 태양에 따른 커패시터는 반도체기판과, 상기 반도체기판의 소정영역 상에 도전막으로 형성된 플러그 패턴과, 상기 플러그 패턴을 둘러싸면서 상기 반도체기판 상에 형성된 층간절연막 패턴과, 상기 플러그 패턴을 덮는 제1 플라티눔 루테니움 산화막(Pt-Ru-O) 패턴과, 상기 제1 플라티눔 루테니움 산화막 패턴 상에 형성된 강유전체막 패턴과, 상기 강유전체막 패턴 상에 형성된 제2 플라티눔 루테니움 산화막 패턴을 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명의 일 태양에 따른 커패시터 제조방법은 반도체기판 상에 층간절연막을 형성하는 제1 단계와, 상기 층간절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 구비하는 층간절연막 패턴을 형성하는 제2 단계와, 상기 콘택홀을 채우는 플러그 패턴을 형성하는 제3 단계와, 상기 플러그 패턴을 덮는 제1 플라티눔 루테니움 산화막 패턴을 형성하는 제4 단계와, 상기 제1 플라티눔 루테니움 산화막 패턴이 형성된 결과물 전면에 강유전체막 및 제2 플라티눔 루테니움 산화막을 차례로 형성하는 제5 단계를 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명의 다른 태양에 따른 커패시터 제조방법은 반도체기판 상에 층간절연막을 형성하는 제1 단계와, 상기 층간절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 구비하는 층간절연막 패턴을 형성하는 제2 단계와, 상기 콘택홀을 채우는 플러그 패턴을 형성하는 제3 단계와, 상기 플러그 패턴이 형성된 결과물 전면에 제1 플라티눔 루테니움 산화막, 강유전체막, 및 제2 플라티눔 루테니움 산화막을 차례로 형성하는 제4 단계와, 상기 제2 플라티눔 루테니움 산화막, 상기 강유전체막, 및 상기 제1 플라티눔 루테니움 산화막을 연속적으로 패터닝하여 상기 플러그 패턴 상에 차례로 적층된 제1 플라티눔 루테니움 산화막 패턴, 강유전체막 패턴, 및 제2 플라티눔 루테니움 산화막 패턴을 형성하는 제5 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 강유전체막의 하부 및 상부에 각각 제1 플라티눔 루테니움 산화막으로 구성된 하부전극 및 제2 플라티눔 루테니움 산화막으로 형성된 상부전극을 형성함으로써, 공정을 단순화시키면서 강유전체막 및 전극 사이의 계면에 생성되는 산소공공을 감소시킬 수 있다. 이에 따라 강유전체막의 특성이 저하되는 현상을 방지하면서 공정의 재현성을 제고시킬 수 있으므로 신뢰성이 높은 FRAM 소자를 구현할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 2 내지 도 4는 본 발명의 일 실시예에 의한 커패시터 제조방법 및 그 방법에 의해 제조된 커패시터를 설명하기 위한 단면도들이다.
도 2는 플러그 패턴(25)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(21) 상에 층간절연막, 예컨대 BPSG막을 형성한다. 이어서, 상기 층간절연막을 패터닝하여 상기 반도체기판(21)의 소정영역을 노출시키는 콘택홀을 구비하는 층간절연막 패턴(23)을 형성한다. 다음에, 상기 콘택홀이 형성된 결과물 전면에 콘택홀을 채우는 도전막, 예컨대 불순물로 도우핑된 실리콘막 또는 텅스텐막을 형성하고 이를 에치백(etch-back)하여 상기 콘택홀 내부에 반도체기판(21)과 접촉하는 플러그 패턴(25)을 형성한다. 여기서, 상기 플러그 패턴(25)은 상기 콘택홀 내부에만 선택적으로 텅스텐막을 형성하는 선택적인 텅스텐 증착(selective tungsten deposition)방법으로 형성할 수도 있다.
도 3은 제1 플라티눔 루테니움 산화막 패턴(27)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 플러그 패턴(25)이 형성된 결과물 전면에 제1 플라티눔 루테니움 산화막(Pt-Ru-O)을 스퍼터링 공정으로 형성한다. 여기서, 상기 제1 플라티눔 루테니움 산화막은 플라티눔 및 루테니움이 혼합된 타게트를 사용하는 스퍼터링 공정을 이용하여 형성하거나 플라티눔 타게트 및 루테니움 타게트를 함께 사용하는 코-스퍼터링(co-sputtering) 공정을 이용하여 형성하는 것이 바람직하다. 이때, 분위기 가스(ambient gas)로는 산소 가스와 아르곤 가스를 사용하고, 웨이퍼가 놓이는 지지대(support)의 온도는 20℃ 내지 700℃의 온도로 조절하는 것이 바람직하다. 상술한 방법에 의해 형성된 제1 플라티눔 루테니움 산화막은 상온에서 형성하는 경우에도 균일한 조성비를 보이므로 저온공정에 적합한 전극물질로 사용하는 것이 가능하다. 또한 상기 제1 플라티눔 루테니움 산화막은 후속공정에 의하여 그 위에 형성되는 강유전체막, 예컨대 PZT막과 접촉하는 계면에 산소를 공급하여 산소 공공을 감소시키고, 플러그 패턴(25) 내의 실리콘원자가 강유전체막으로 확산하는 현상을 억제시키는 특성을 갖는다. 계속해서, 상기 제1 플라티눔 루테니움 산화막을 패터닝하여 상기 플러그 패턴(25)을 덮는 제1 플라티눔 루테니움 산화막 패턴(27)을 형성한다. 이와 같이 형성된 제1 플라티눔 루테니움 산화막 패턴(27)은 하부전극 역할을 한다.
도 4는 강유전체막(29) 및 제2 플라티눔 루테니움 산화막(31)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 제1 플라티눔 루테니움 산화막 패턴(27)이 형성된 결과물 전면에 강유전체막(29) 및 제2 플라티눔 루테니움 산화막(31)을 순차적으로 형성하여 커패시터를 완성한다. 여기서, 상기 강유전체막(29)은 PZT막으로 형성하는 것이 바람직하고, 상기 제2 플라티눔 루테니움 산화막(31)은 상부전극 역할을 한다. 그리고, 상부전극 역할을 하는 제2 플라티눔 루테니움 산화막(31)을 형성하는 방법은 도 3에서 제1 플라티눔 루테니움 산화막을 형성하는 방법과 동일하다.
이와 같이 형성된 본 발명의 일 실시예에 따른 커패시터는 도 4에서 보여진 바와 같이 강유전체막(29)의 하부와 상부에 각각 산소원자를 함유하는 제1 플라티눔 루테니움 산화막 패턴(27) 및 제2 플라티눔 루테니움 산화막(31)이 형성된 구조를 갖는다. 이에 따라, 강유전체막인 PZT막과 상기 상/하부 전극 사이의 계면에 산소공공을 감소시킬 수 있다. 또한, 루테니움 산화막(RuOx) 성분은 PZT막 내의 Pb 원자와 플러그 패턴(25) 내의 실리콘원자들이 서로 확산하는 현상을 억제시키는 성질을 갖는다. 따라서, PZT막으로 형성된 강유전체막의 특성이 저하되는 것을 방지할 수 있다.
도 5 및 도 6은 본 발명의 다른 실시예에 의한 커패시터 제조방법 및 그에 의해 제조된 커패시터를 설명하기 위한 단면도들이다.
도 5는 플러그 패턴(25), 제1 플라티눔 루테니움 산화막(41), 강유전체막(43), 및 제2 플라티눔 루테니움 산화막(45)을 형성하는 단계를 설명하기 위한 단면도이다. 여기서, 상기 플러그 패턴(25)을 형성하는 방법은 도 2에서 설명한 방법과 동일하다. 이어서, 상기 플러그 패턴(25)이 형성된 결과물 전면에 제1 플라티눔 루테니움 산화막(41)을 도 3에서 설명한 방법과 동일한 방법으로 형성하고, 상기 제1 플라티눔 루테니움 산화막(41) 상에 강유전체막(43) 및 제2 플라티눔 루테니움 산화막(45)을 차례로 형성한다. 여기서, 상기 강유전체막(43)은 PZT막으로 형성하는 것이 바람직하다. 그리고, 제2 플라티눔 루테니움 산화막(45) 역시 도 3에서 설명한 방법과 동일한 방법으로 형성한다.
도 6은 제1 플라티눔 루테니움 산화막 패턴(41a), 강유전체막 패턴(43a), 및 제2 플라티눔 루테니움 산화막 패턴(45a)를 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 제2 플라티눔 루테니움 산화막(45), 상기 강유전체막(43), 및 상기 제1 플라티눔 루테니움 산화막(41)을 연속적으로 패터닝하여 상기 플러그 패턴(25) 상에 차례로 적층된 제1 플라티눔 루테니움 산화막 패턴(41a), 강유전체막 패턴(43a), 및 제2 플라티눔 루테니움 산화막 패턴(45a)을 형성한다. 여기서, 상기 제1 플라티눔 루테니움 산화막 패턴(41a)은 하부전극 역할을 하고, 상기 제2 플라티눔 루테니움 산화막 패턴(45a)은 상부전극 역할을 한다.
상술한 바와 같이 본 발명의 다른 실시예에 따른 커패시터는 도 6에서 보여진 바와 같이 강유전체막(43a)의 하부 및 상부에 각각 산소원자를 함유하는 제1 플라티눔 루테니움 산화막 패턴(41a) 및 제2 플라티눔 루테니움 산화막 패턴(45a)이 형성된 구조를 갖는다. 따라서, 본 발명의 일 실시예와 동일한 효과를 얻을 수 있다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명의 실시예들에 의하면, 강유전체막의 하부와 상부에 각각 플라티눔 루테니움 산화막으로 형성된 하부전극 및 상부전극을 형성함으로써, 강유전체막과 전극 사이의 계면에 산소공공의 밀도를 감소시킬 수 있음은 물론 공정을 단순화시킬 수 있다. 이에 따라, 강유전체막의 특성이 저하되는 현상을 방지하면서 공정의 재현성을 제고시킬 수 있으므로 신뢰성이 우수한 FRAM 소자를 구현할 수 있다.

Claims (19)

  1. 반도체기판;
    상기 반도체기판의 소정영역 상에 도전막으로 형성된 플러그 패턴;
    상기 플러그 패턴을 둘러싸면서 상기 반도체기판 상에 형성된 층간절연막 패턴;
    상기 플러그 패턴을 덮는 제1 플라티눔 루테니움 산화막(Pt-Ru-O) 패턴;
    상기 제1 플라티눔 루테니움 산화막 패턴 및 상기 층간절연막 패턴 상에 형성된 강유전체막; 및
    상기 강유전체막 상에 형성된 제2 플라티눔 루테니움 산화막을 포함하는 것을 특징으로 하는 커패시터.
  2. 제1항에 있어서, 상기 플러그 패턴은 도우핑된 실리콘막 및 텅스텐막중 선택된 어느 하나인 것을 특징으로 하는 커패시터.
  3. 제1항에 있어서, 상기 강유전체막은 PZT막인 것을 특징으로 하는 커패시터.
  4. 반도체기판;
    상기 반도체기판의 소정영역 상에 도전막으로 형성된 플러그 패턴;
    상기 플러그 패턴을 둘러싸면서 상기 반도체기판 상에 형성된 층간절연막 패턴;
    상기 플러그 패턴을 덮는 제1 플라티눔 루테니움 산화막(Pt-Ru-O) 패턴;
    상기 제1 플라티눔 루테니움 산화막 패턴 상에 형성된 강유전체막 패턴; 및
    상기 강유전체막 패턴 상에 형성된 제2 플라티눔 루테니움 산화막 패턴을 포함하는 것을 특징으로 하는 커패시터.
  5. 제4항에 있어서, 상기 플러그 패턴은 도우핑된 실리콘막 및 텅스텐막중 선택된 어느 하나인 것을 특징으로 하는 커패시터.
  6. 제4항에 있어서, 상기 강유전체막 패턴은 PZT막으로 형성된 것을 특징으로 하는 커패시터.
  7. 반도체기판 상에 층간절연막을 형성하는 제1 단계;
    상기 층간절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 구비하는 층간절연막 패턴을 형성하는 제2 단계;
    상기 콘택홀을 채우는 플러그 패턴을 형성하는 제3 단계;
    상기 플러그 패턴을 덮는 제1 플라티눔 루테니움 산화막 패턴을 형성하는 제4 단계; 및
    상기 제1 플라티눔 루테니움 산화막 패턴이 형성된 결과물 전면에 강유전체막 및 제2 플라티눔 루테니움 산화막을 차례로 형성하는 제5 단계를 포함하는 것을 특징으로 하는 커패시터 제조방법.
  8. 제7항에 있어서, 상기 플러그 패턴은 도우핑된 실리콘막 및 텅스텐막중 선택된 어느 하나로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  9. 제7항에 있어서, 상기 제1 플라티눔 루테니움 산화막 패턴을 형성하는 제4 단계는
    상기 플러그 패턴이 형성된 결과물 전면에 제1 플라티눔 루테니움 산화막을 형성하는 단계; 및
    상기 제1 플라티눔 루테니움 산화막을 패터닝하여 상기 플러그 패턴을 덮는 제1 플라티눔 루테니움 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조방법.
  10. 제9항에 있어서, 상기 제1 및 제2 플라티눔 루테니움 산화막은 스퍼터링 공정으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  11. 제10항에 있어서, 상기 스퍼터링 공정은 20℃ 내지 700℃의 온도와 산소 가스 및 아르곤 가스 분위기에서 플라티눔 및 루테니움이 혼합된 타게트를 사용하여 실시하는 것을 특징으로 하는 커패시터 제조방법.
  12. 제10항에 있어서, 상기 스퍼터링 공정은 20℃ 내지 700℃의 온도와 산소 가스 및 아르곤 가스 분위기에서 플라티눔 타게트 및 루테니움 타게트를 함께 사용하는 코-스퍼터링(co-sputtering) 방식으로 실시하는 것을 특징으로 하는 커패시터 제조방법.
  13. 제7항에 있어서, 상기 강유전체막은 PZT막인 것을 특징으로 하는 커패시터 제조방법.
  14. 반도체기판 상에 층간절연막을 형성하는 제1 단계;
    상기 층간절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 구비하는 층간절연막 패턴을 형성하는 제2 단계;
    상기 콘택홀을 채우는 플러그 패턴을 형성하는 제3 단계;
    상기 플러그 패턴이 형성된 결과물 전면에 제1 플라티눔 루테니움 산화막, 강유전체막, 및 제2 플라티눔 루테니움 산화막을 차례로 형성하는 제4 단계; 및
    상기 제2 플라티눔 루테니움 산화막, 상기 강유전체막, 및 상기 제1 플라티눔 루테니움 산화막을 연속적으로 패터닝하여 상기 플러그 패턴 상에 차례로 적층된 제1 플라티눔 루테니움 산화막 패턴, 강유전체막 패턴, 및 제2 플라티눔 루테니움 산화막 패턴을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 커패시터 제조방법.
  15. 제14항에 있어서, 상기 플러그 패턴은 도우핑된 실리콘막 및 텅스텐막중 선택된 어느 하나로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  16. 제14항에 있어서, 상기 제1 및 제2 플라티눔 루테니움 산화막은 스퍼터링 공정으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  17. 제16항에 있어서, 상기 스퍼터링 공정은 20℃ 내지 700℃의 온도와 산소 가스 및 아르곤 가스 분위기에서 플라티눔 및 루테니움이 혼합된 타게트를 사용하여 실시하는 것을 특징으로 하는 커패시터 제조방법.
  18. 제16항에 있어서, 상기 스퍼터링 공정은 20℃ 내지 700℃의 온도와 산소 가스 및 아르곤 가스 분위기에서 플라티눔 타게트 및 루테니움 타게트를 함께 사용하는 코-스퍼터링(co-sputtering) 방식으로 실시하는 것을 특징으로 하는 커패시터 제조방법.
  19. 제14항에 있어서, 상기 강유전체막은 PZT막인 것을 특징으로 하는 커패시터 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100326253B1 (ko) * 1999-12-28 2002-03-08 박종섭 반도체 소자의 캐패시터 형성방법

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