JP3732524B2 - 集積化半導体メモリ装置の製造方法 - Google Patents
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Description
半導体基板上のメモリ装置は、通常、幾つかのメモリセルから構成されており、これらメモリセルは、それぞれ、選択トランジスタと、この選択トランジスタと接続されたメモリコンデンサを有している。その種のメモリ装置の製造方法中、通常、第1の各電極が各導電接続体を介して取り付けられ、その際、各導電接続体の、それぞれの導電接続体によって、第1の各電極の1つが、各選択トランジスタの、それぞれの選択トランジスタと接続される。この第1の電極の上に、メモリ誘電体が堆積され、このメモリ誘電体上に、再度、第2の電極が堆積され、その結果、第1電極及び第2の電極、並びに、第1電極と第2電極との間に設けられたメモリ誘電体によって、メモリコンデンサが製造され、このメモリコンデンサは、選択トランジスタの1つと接続される。
その種のメモリ装置は、例えば、刊行物、日本国特許公開第5−343615号公報から公知である。この公知の半導体メモリ装置は、第1電極と第2電極を有しており、第1電極と第2電極は、半導体基板上の絶縁層の表面上に設けられており、絶縁層の表面に対して垂直に位置している。
メモリコンデンサのメモリ誘電体として、新種の強誘電材を用いると、電荷の形式で記憶された半導体メモリの情報を、給電電圧を除去した後も消失してはならない、乃至、半導体メモリのメモリ内容を、発生した漏れ電流のために、規則的な間隔でリフレッシュする必要がない半導体メモリを製造することができる。
従来公知の、その種の大抵の強誘電材を用いる際に、半導体プロセス中、これらの強誘電材を加工するのは臨界的である。その種の大抵の強誘電材を析出する際、酸素含有雰囲気内で高い温度で析出される。その種の強誘電材を上述の方法(メモリ誘電体が第1電極上に堆積され、第1電極が、再度、導電接続体を介して選択トランジスタに接続される)で用いると、導電接続体が酸化する。と言うのは、強誘電材の析出中、第1電極によって導電接続体の方向に酸素が拡散して、導電接続体を酸化するからである。導電接続体の酸化により、メモリセルのメモリコンデンサと選択トランジスタとの間の電気接続が遮断して、その結果、このメモリセルは、最早機能しなくなってしまうことがある。
強誘電性のメモリ誘電体の析出中、導電接続体の酸化を回避するための解決策では、導電接続体と第1電極との間に障壁層を堆積することが行われており、その際、この障壁層は、導電性であるが、酸化に対して抵抗性があり、酸素により拡散する必要がある。障壁層を用いる際の欠点は、導電性であって、しかも、酸素非透過性且つ酸化に対して抵抗性もあり、更に、適切なやり方で導電接続体上に堆積することができる適切な材料を見つけるのが困難であるということである。
本発明の課題は、製造すべきメモリコンデンサのメモリ誘電体の製造のために、強誘電材を用いることができ、その際、導電接続体と第1電極との間の障壁層を用いないで済み、その結果、殊に上述の欠点が生じない、集積半導体メモリ装置を製造する方法、並びに、この方法により製造されたメモリ装置を提供することである。
この課題は、集積化半導体メモリ装置の製造方法において、以下の方法ステップ、即ち、半導体と、該半導体上に設けられた絶縁層とを有する各選択トランジスタの装置構成を形成するステップ、選択トランジスタのソール領域上の絶縁層内にコンタクトホールを製造するステップ、絶縁層の表面上に補助層を堆積し、続いて、コンタクトホールを補助層で充填するステップ、続いて、補助層内に、コンタクトホールに対して側方にずらして切欠部を製造するステップ、切欠部の側縁に第1の電極を製造するステップ、第1の電極を含めて、前述の方法ステップにより製造された半導体装置上にメモリ誘導体を堆積するステップ、メモリ誘電体上に第2の電極を堆積するステップ、補助層を除去するステップ、続いて、選択トランジスタの1つの各第1の電極のそれぞれ1つと前記ソール領域との間に、導電接続部を製造するステップとを有していることにより達成される。
本発明の、メモリ装置の製造方法では、両電極のうちの1つの電極、この場合には第1の電極と、選択トランジスタとの間の導電接続が、メモリ誘電体が析出された後初めて製造される。
方法は、集積半導体メモリ装置でのメモリコンデンサのメモリ誘電体としての任意の誘電体を用いるのに適している。殊に、メモリ誘電体として強誘電材を用いるのに適しており、と言うのは、この方法では、上述の問題点、つまり、メモリ誘電体の析出中選択トランジスタへの導電接続部の酸化という問題点は発生することがないからである。この方法は、更に、従来公知の、メモリ装置の製造方法を用いて容易に実行することができる。
本発明の実施例は、従属請求項に記載されている。
切欠の側面に第1電極を製造するためには、種々の方法が考えられる。本発明の1実施例では、切欠部の側縁上、絶縁層の表面上、並びに、絶縁層の表面に対して平行な補助層の表面上に、電極材からなる第1の層が析出され、続いて、絶縁層の表面に対して平行な、補助層の表面の電極材料、及び、切欠部の内部の、絶縁層の表面の電極材料から第1の層が除去される。つまり、第1の電極は、第1の層を、電極材から第1の主平面の方向に析出することによって製造し、その際、第1の層は、続いて、事後の第1の電極の面の部分に分割される。この分割は、有利には、第1の主平面に対して平行な補助層の面及び第1の主平面の開領域から第1の層を除去することによって行われる。第1の主平面の開き領域は、例えば、補助層内に切欠を製造することによって形成され、その際、この補助層は、切欠の領域内で完全に除去される。有利には、切欠は、矩形横断面を有しており、その結果、形成された第1の電極は、第1の主平面上にほぼ垂直に設けられる。
第1の電極上、及び、絶縁層の表面に対して平行な、補助層の面上に誘電体層が析出され、続いて、誘電体層上に電極材料製の第2の層が析出され、続いて、誘電体層の残りの部分からメモリ誘電体が(図1に示されているように)全面に形成され、且つ、電極材料製の第2の層の残りの部分から第2の電極を形成するために、電極材料製の第2の層と誘電体層とが、絶縁層の表面に対して平行な、補助層の面の切欠部の外側で除去され、その結果、第2の電極及びメモリ誘電体が残される。
両層の、補助層の面からの除去は、直ぐ次の方法ステップで補助層を除去するために必要である。
第1の電極、メモリ誘電体及び第2の電極から形成されたメモリコンデンサを補助層の除去後安定化するために、本発明の別の実施例では、誘電体層及び電極材料製の第2の層を除去するステップの前に、電極材料製の第2の層に亘って安定化層を析出し、続いて、安定化層を部分的に除去することが提案されている。安定化層の残りの部分は、誘電体層及び第2の層の除去後切欠内に残り続ける。
誘電体層、電極材製の第2の層、並びに、場合によっては、安定化層を、第1の主平面に対して平行な、補助層の面から除去することは、直ぐ次の方法ステップ内で、補助層を完全に第1の主平面及びコンタクトホールから除去するために必要である。
補助層の除去後、選択トランジスタのソース領域が開けられ、それぞれ第1の電極と接続することができる。本発明の実施例では、導電接続の製造を、第1の電極内の領域を導電材で充填することによって行う。
本発明の実施例では、メモリ誘電体として問題となる、従来公知の大抵の強誘電材の強誘電特性は、温度に依存している。この強誘電材は、その特性温度の下側で強誘電特性を示し、この特性温度の上側では反誘電特性を示し、その際、反誘電状態での誘電率定数は、これまで使用されたメモリ誘電体の誘電率定数よりも著しく高い。その下側の温度では、強誘電特性が調整される温度は、幾つかの強誘電材では、非常に低く、その結果、技術的観点からは、この強誘電材を用いることは、反誘電状態でのみ問題となり、その際、その誘電率定数は、強誘電状態では、それぞれ10よりも上、有利には、100よりも上の値である。
本発明の実施例では、誘電率定数がそれぞれ10よりも大きなメモリ誘電体が使用され、その際、その種の材料は、例えば、上述の強誘電材であり、これは、その特性を示す温度の上側で使用される。
本発明の実施例では、メモリ誘電体としては、酸化誘電体を使うようにされている。この物質のクラスには、例えば、SBTN SrBi2(Ta1−xNbx)2O9、SBT SrBi2Ta2O9、PZT (Pb,Zr)TiO3、BST(Ba,Sr)TiO3又はST SrTiO3が属する。式(Pb,Zr)TiO3は、PbxZr1−xTiO3で成立する。この物質でのPb及びZrの成分は、変えることができ、その際、PbとZrとの比は、この誘電体の温度特定を決め、即ち、その温度の下側では、その物質が強誘電特性を有し、乃至、その温度の上側では、その物質が反誘電特性を有する温度を決める。式(Ba,Sr)TiO3は、BaxSr1−xTiO3で成立し、その際、この物質では、温度特性を、BaとSrとの比を介して基準として決めることができる。前述の物質のリストは、決して完全なものではない。メモリ誘電体としての物質は、基準として、製造方法中の処理計数、半導体メモリ装置の使用中の係数、例えば、環境温度にも依存している。
本発明の方法により製造された半導体装置は、従属請求項9〜12記載の対象である。
本発明について、以下、図面の実施例を用いて詳細に説明する。その際:
図1は、本発明による、メモリ装置の製造方法を示し、
図2は、この方法によって製造されたメモリ装置の平面図を示す。
以下、図に関して、他に示されていない限り、同一参照番号は、同一の意味での同一部分を示す。
図1には、本発明による、複数の図1a)〜1k)に示された方法ステップを用いての、メモリ装置の製造方法が示されている。
図1aは、半導体基板3(該半導体基板3上に絶縁層10が設けられている)を有する選択トランジスタ2の装置構成の横断面を示す。図示の選択トランジスタ2のドレイン領域6及びソース領域4は、半導体基板3内に設けられており、選択トランジスタのゲート8は、その上に位置している絶縁層10内に設けられている。ソール領域4及びドレイン領域6は、例えば、半導体基板3の導電タイプに対して相補的にドーピングされた、半導体基板3の領域から製造することができる。絶縁層10内に設けられた、ソース領域4上のコンタクトホールにより、選択トランジスタ2のソール領域4と、絶縁層10の第1の主平面上に設けられた電極との間の導電接続を事後に製造することができる。後続の各図では、分かり易くするために、半導体基板3は明示的に図示されておらず、ドレイン領域6及びゲート8の参照番号は示していない。更に、この種の半導体装置では、通常、幾つかの選択トランジスタ2がワード線、ビット線によって相互に接続されているが、これらの図では、例えば、ワード線、ビット線のような、付加的なワイヤリングについては、図示していない。その種の、選択トランジスタ2の装置構成は、完全に製造することができ、種々異なるメモリコンデンサの幾何学的形態を持ったメモリ装置の製造のための種々異なった方法に使用することができる。
図1bには、図1aに示されている、別の方法ステップによる選択トランジスタ2の装置構成が示されており、この装置構成では、絶縁層10の第1の主平面14の上に補助層16(切欠15を有している)が堆積されている。この実施例に示されている切欠は、矩形横断面を有しており、例えば、補助層16の異方性エッチングにより製造される。補助層の材料としては、例えば、窒化シリコンSi3N4を使うことができる。図示のように、補助層は、選択トランジスタ2のソース領域4の上のコンタクトホール12も充填している。切欠15の領域内には、図示の実施例では、第1の主平面14の領域で、絶縁層10が除去されている。しかし、深さが、補助層16の厚みよりも小さな切欠15を設けるようにしてもよく、その結果、第1の主平面14は、完全に被覆される。
図1cには、図1bに示されている、別の方法ステップの装置構成が示されており、その際、第1の電極18は、補助層16の側面20に堆積されている。第1の電極の製造は、例えば、電極材の第1の層を第1の主平面14の方向に析出することによって行うことができ、その際、第1の電極18は、第1の層を、第1の主平面14に対して平行な、第1の主平面の開き領域の主平面16の面から除去することによって行うことができる。前述の領域の第1の層の除去は、例えば、電極材製の第1の層の異方性エッチングによって行うことができ、その結果、第1の層は、第1の主平面14に対してほぼ垂直な、補助層の側面20にだけ得られて、第1の電極18が製造される。電極材製の第1の層の材料としては、例えば、プラチナを用いることができる。
図1dには、図1cに図示した、別の方法ステップによる装置構成が示されており、この装置構成では、誘電体層22’、及び、それに続く電極材製の第2の層24’が、装置構成の上に析出される。直ぐ次の方法ステップでは、安定化層26’が、そのようにして製造された装置構成の上に析出されており、その結果、図1eに横断面が示されている装置構成が製造される。安定化層26’の材料としては、例えば、ポリシリコン又は絶縁材を使うこともできる。
図1fには、図1eに図示された装置構成の、図1eに記入された線A−A’の上の層を除去した後の装置構成が示されている。図1fに示されているように、このようにして除去した後、補助層16の上の方を開け、切欠15の外側の、補助層16の、第1の主平面に対して平行な面が除去される。この層の除去は、例えば、CMP法(CMP=Chemical Mechanical polishing)を実行することができる。図1eに示されているように、線AA’は、前述の層の除去の際に、補助層16の僅かな部分も除去されるように選定されている。従って、平坦でないにも拘わらず、前述の層は、所望の領域から完全に除去されるようになる。切欠15内に残された、誘電体層22’、電極材製の第2の層24、及び安定化層26’の部分は、以下、前述の順序に応じて、メモリ誘電体22、第2の電極24及び安定化部26と呼ぶ。
図1gには、図1fに示した、別の方法ステップの装置構成が図示されており、この装置構成では、補助層16は、完全に第1の主平面14及びコンタクトホール12から除去されている。この図では、安定化部26、第1の主平面14上に残されたメモリコンデンサ(第1の電極18、メモリ誘電体22及び第2の電極24から製造されている)の機能が機械的に安定していることが明らかである。
図1hには、別の方法ステップの既述の装置構成が示されており、この装置構成では、導電材、例えば、ポリシリコン製の第3の層28’が析出されている。導電材の機能は、選択トランジスタのソース領域4とメモリトランジスタの第1の電極18との間の導電接続の製造である。直ぐ次の方法ステップでは、導電材製の第3の層28’は、選択トランジスタ2のそれぞれ1つだけが、それぞれ第1の電極18の1つと接続されている。これは、例えば、CMP法を用いて行うことができ、それにより、この層28’は、その高さが第1の電極18の高さを超過しない程度にエッチバックされる。
図示の実施例では、このエッチバックは、図1hに示された線BB’(第1の電極18の高さの下側であることが分かる)のところまで行われ、その結果、このエッチング法では、メモリコンデンサの僅かな部分も除去することができる。従って、第1の電極18のそれぞれ1つだけが、選択トランジスタ2のソース領域4と接続されている(図1iに示されているように)。
図1kには、別の方法ステップによる既述の装置構成が示されており、この装置構成では、第2の絶縁層30が装置構成の上に析出されている。半導体メモリ装置で使用されるメモリコンデンサの容量は、第1の電極18の面積に比例している。図示の実施例では、メモリコンデンサの容量は、電極18を高くすることによって更に上昇させることができることが明らかである。
図2には、本発明の方法で製造された半導体メモリ装置の平面断面図が示されており、その際、図2に示されている4つのメモリセルの断面が示されている。図示の平面図では、第1の電極18は、絶縁層10の第1の主平面14の領域を含んでおり、その際、それぞれコンタクトホール12が設けられており、このコンタクトホールを介して、第1の電極18とコンタクトホール12の下側の、選択トランジスタ2のソース領域4との間の接続部が製造される。更に、図2には、安定化層26が設けられており、この安定化層は、メモリコンデンサの間に設けられている。
Claims (8)
- 集積化半導体メモリ装置の製造方法において、
以下の方法ステップ、
即ち、
−半導体(3)と、該半導体(3)上に設けられた絶縁層(10)とを有する各選択トランジスタ(2)の装置構成を形成するステップ、
−前記選択トランジスタ(2)のソース領域(4)上の前記絶縁層(10)内にコンタクトホール(12)を製造するステップ、
−前記絶縁層(10)の表面(14)上に補助層(16)を堆積し、続いて、前記コンタクトホール(12)を前記補助層(16)で充填するステップ、
−続いて、前記補助層(16)内に、前記コンタクトホール(12)に対して側方にずらして切欠部(15)を製造するステップ、
−前記切欠部(15)の側縁(20)に第1の電極(18)を製造するステップ、
−前記第1の電極(18)を含めて、前述の方法ステップにより製造された半導体装置上にメモリ誘電体を堆積するステップ、
−前記メモリ誘電体上に第2の電極(24)を堆積するステップ、
−前記補助層(16)を除去するステップ、
−続いて、前記選択トランジスタ(2)の1つの前記各第1の電極(18)のそれぞれ1つと前記ソース領域(4)との間に、導電接続部(28)を製造するステップとを有している
ことを特徴とする方法。 - 第1の電極(18)の製造ステップは、以下の各ステップ:
−切欠部(15)の側縁(20)上、絶縁層(10)の表面(14)上、並びに、前記絶縁層(10)の表面に対して平行な前記補助層(16)の表面上に、電極材からなる第1の層を析出するステップ、
−続いて、前記絶縁層(10)の表面(14)に対して平行な、前記補助層(16)の表面の電極材料、及び、前記切欠部(15)の内部の、前記絶縁層(10)の表面(14)の電極材料から前記第1の層を除去するステップ
とを有している請求項1記載の方法。 - メモリ誘導体(22)を堆積するステップ、及び、第2の電極(24)を製造するステップは:
−第1の電極(18)上、及び、絶縁層(10)の表面(14)に対して平行な、補助層(16)の面上に誘電体層(22’)を析出するステップ、
−続いて、前記誘電体層(22’)上に電極材料製の第2の層(24’)を析出するステップ、
−続いて、前記誘電体層(22’)の残りの部分からメモリ誘電体(22)を形成し、且つ、電極材料製の前記第2の層(24’)の残りの部分から前記第2の電極(24)を形成するために、電極材料製の第2の層(23’)と誘電体層(22’)とを、前記絶縁層(10)の表面(14)に対して平行な、前記補助層(16)の面の切欠部(15)の外側で除去するステップ
を有する請求項1又は2記載の方法。 - 誘電体層(22’)及び電極材料製の第2の層(24’)を除去するステップの前に、電極材料製の第2の層(24’)に亘って安定化層(26’)を析出し、続いて、前記安定化層(24’)を部分的に除去するステップを有する請求項3記載の方法。
- 誘電接続部(28)の製造を、電極(18)の内部にある領域を導電材で充填することにより行う請求項1〜4までのいずれか1記載の方法。
- メモリ誘電体は、強誘電性を有している請求項1〜5までのいずれか1記載の方法。
- メモリ誘電体(22)は、10より大きな誘電率定数を有している請求項1〜6までのいずれか1記載の方法。
- メモリ誘電体(22)は、酸化誘電体、例えば、SBTN SrBi2(Ta1−xNbx)2O9、SBT SrBi2Ta2O9、PZT (Pb,Zr)TiO3、BST(Ba,Sr)TiO3又はST SrTiO3である請求項1〜7までのいずれか1記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19640273.5 | 1996-09-30 | ||
DE19640273A DE19640273C1 (de) | 1996-09-30 | 1996-09-30 | Verfahren zur Herstellung barrierenfreier Halbleiterspeicheranordnungen |
PCT/DE1997/002032 WO1998015002A1 (de) | 1996-09-30 | 1997-09-11 | Verfahren zur herstellung barrierenfreier halbleiterspeicheranordnungen |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001501373A JP2001501373A (ja) | 2001-01-30 |
JP3732524B2 true JP3732524B2 (ja) | 2006-01-05 |
Family
ID=7807423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51610798A Expired - Fee Related JP3732524B2 (ja) | 1996-09-30 | 1997-09-11 | 集積化半導体メモリ装置の製造方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6168988B1 (ja) |
EP (1) | EP0931341B1 (ja) |
JP (1) | JP3732524B2 (ja) |
KR (1) | KR100491580B1 (ja) |
CN (1) | CN1149662C (ja) |
DE (2) | DE19640273C1 (ja) |
TW (1) | TW407334B (ja) |
WO (1) | WO1998015002A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19834649C1 (de) * | 1998-07-31 | 2000-03-16 | Siemens Ag | Verfahren zum Herstellen einer Speicherzelle |
US6265280B1 (en) * | 1999-11-29 | 2001-07-24 | Chartered Semiconductor Manufacturing, Inc. | Method for manufacturing a cylindrical semiconductor capacitor |
US6323099B1 (en) * | 2000-02-02 | 2001-11-27 | Advanced Micro Devices | High k interconnect de-coupling capacitor with damascene process |
US6413832B1 (en) * | 2001-01-08 | 2002-07-02 | United Microelectronics Corp. | Method for forming inner-cylindrical capacitor without top electrode mask |
KR100390849B1 (ko) * | 2001-06-30 | 2003-07-12 | 주식회사 하이닉스반도체 | 하프늄산화막을 구비하는 캐패시터의 제조 방법 |
US20030052365A1 (en) * | 2001-09-18 | 2003-03-20 | Samir Chaudhry | Structure and fabrication method for capacitors integratible with vertical replacement gate transistors |
JP4218350B2 (ja) * | 2002-02-01 | 2009-02-04 | パナソニック株式会社 | 強誘電体薄膜素子およびその製造方法、これを用いた薄膜コンデンサ並びに圧電アクチュエータ |
TWI314762B (en) * | 2002-08-13 | 2009-09-11 | Lam Res Corp | Method for controlling a recess etch process |
US6638830B1 (en) * | 2002-09-18 | 2003-10-28 | United Microelectronics Corp. | Method for fabricating a high-density capacitor |
US6706588B1 (en) * | 2003-04-09 | 2004-03-16 | Infineon Technologies Ag | Method of fabricating an integrated circuit having embedded vertical capacitor |
US8524599B2 (en) * | 2011-03-17 | 2013-09-03 | Micron Technology, Inc. | Methods of forming at least one conductive element and methods of forming a semiconductor structure |
US9537093B1 (en) * | 2016-02-16 | 2017-01-03 | Macronix International Co., Ltd. | Memory structure |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2528731B2 (ja) * | 1990-01-26 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
JP2564972B2 (ja) * | 1990-06-18 | 1996-12-18 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
KR940006682B1 (ko) * | 1991-10-17 | 1994-07-25 | 삼성전자 주식회사 | 반도체 메모리장치의 제조방법 |
US5313089A (en) * | 1992-05-26 | 1994-05-17 | Motorola, Inc. | Capacitor and a memory cell formed therefrom |
JP3250257B2 (ja) * | 1992-06-09 | 2002-01-28 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
DE4222467C1 (ja) * | 1992-07-08 | 1993-06-24 | Siemens Ag, 8000 Muenchen, De | |
JP2550852B2 (ja) * | 1993-04-12 | 1996-11-06 | 日本電気株式会社 | 薄膜キャパシタの製造方法 |
JP2956482B2 (ja) * | 1994-07-29 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
JP3152859B2 (ja) * | 1994-09-16 | 2001-04-03 | 株式会社東芝 | 半導体装置の製造方法 |
KR100416733B1 (ko) * | 1995-03-20 | 2004-07-05 | 삼성전자주식회사 | 강유전성캐패시터 |
KR0170308B1 (ko) * | 1995-12-05 | 1999-02-01 | 김광호 | 강유전체 캐패시터의 제조방법 |
TW312831B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(3) |
US5946569A (en) * | 1996-12-02 | 1999-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | DRAM contact process by localized etch-stop removal |
US5972769A (en) * | 1996-12-20 | 1999-10-26 | Texas Instruments Incoporated | Self-aligned multiple crown storage capacitor and method of formation |
-
1996
- 1996-09-30 DE DE19640273A patent/DE19640273C1/de not_active Expired - Fee Related
-
1997
- 1997-09-11 DE DE59705912T patent/DE59705912D1/de not_active Expired - Fee Related
- 1997-09-11 WO PCT/DE1997/002032 patent/WO1998015002A1/de active IP Right Grant
- 1997-09-11 EP EP97909129A patent/EP0931341B1/de not_active Expired - Lifetime
- 1997-09-11 CN CNB971969477A patent/CN1149662C/zh not_active Expired - Fee Related
- 1997-09-11 KR KR10-1999-7002505A patent/KR100491580B1/ko not_active IP Right Cessation
- 1997-09-11 JP JP51610798A patent/JP3732524B2/ja not_active Expired - Fee Related
- 1997-09-27 TW TW086114125A patent/TW407334B/zh not_active IP Right Cessation
-
1999
- 1999-03-30 US US09/281,691 patent/US6168988B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001501373A (ja) | 2001-01-30 |
US6168988B1 (en) | 2001-01-02 |
WO1998015002A1 (de) | 1998-04-09 |
EP0931341B1 (de) | 2001-12-19 |
KR20000048578A (ko) | 2000-07-25 |
CN1149662C (zh) | 2004-05-12 |
EP0931341A1 (de) | 1999-07-28 |
DE59705912D1 (de) | 2002-01-31 |
CN1227000A (zh) | 1999-08-25 |
KR100491580B1 (ko) | 2005-05-27 |
TW407334B (en) | 2000-10-01 |
DE19640273C1 (de) | 1998-03-12 |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091021 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101021 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20131021 Year of fee payment: 8 |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees | ||
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