KR100442317B1 - 메모리 셀, 로직 영역 및 충전 구조물을 가진 반도체메모리 소자 - Google Patents

메모리 셀, 로직 영역 및 충전 구조물을 가진 반도체메모리 소자 Download PDF

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Abstract

본 발명은 메모리 셀을 포함하는 DRAM에 관한 것으로, 상기 메모리 셀은 각각 실리콘 기판(3)과 하부 산화물 층(4) 사이의 전이 영역에 적어도 하나의 트랜지스터(6), 및 하부 산화물 층(4)과 상부 산화물 층(5) 사이의 전이 영역에 하나의 커패시터(10)를 포함하고, 상기 커패시터(10)는 하부 산화물 층(4)에서 금속으로 채워진 콘택 홀(12)을 통해 트랜지스터(6)에 접속되며 2개의 전극(11, 13) 사이에 배치된 강유전체(12)를 포함하고, 상기 트랜지스터(6)에 접속되어 하부 산화물 층(4)에 인접한 전극(11)이 비교적 큰 두께를 가지며, 각각의 로직 영역(2)은 하부 및 상부 산화물 층(4, 5)에서 금속으로 채워진 콘택 홀(19)을 통해 상부 산화물 층(15)의 상부면상의 전극에 접속된 적어도 하나의 트랜지스터(15)를 포함한다. 본 발명에 따라 상기 메모리 셀(1)의 커패시터(10)와 로직 영역(2) 내의 콘택 홀(19) 사이에서 충전 구조물(22, 23)에 의해 메모리 셀(1)과 로직 영역(2)의 토포로지 사이의 레벨이 보상된다.

Description

메모리 셀, 로직 영역 및 충전 구조물을 가진 반도체 메모리 소자{Semiconductor storage component with storage cells, logic areas and filling structures}
이러한 반도체 메모리 소자는 일본 특허 초록 1996년 제 10호,1996년 10월 31일 JP 08 162618 A(SONY CORP), 1996년 6월 21일에도 공지되어 있다.일본 특허 초록 1997년 제 11호, 1997년 11월 28일 JP 09 199679 A(NEC CORP), 1997년 7월 31일에는 층층이 놓인 다수의 도전성 충전부를 가진 반도체 장치가 공지되어 있다.강유전 커패시터 또는 큰 유전 상수를 가진 커패시터를 포함하는 상기 방식의 반도체 메모리 소자는 예컨대 미국 특허 제 5,854,104호 및 유럽 특허 제 0 516 031 A1호에 공지되어 있으며, FRAM 또는 DRAM이라 한다. 커패시터의 강유전체에 대한 재료로는 예컨대 SBT(SBT = SrBi2Ta2O9) 및 SBTN(SBTN = SrBi2(Ta1-xNbx)2O9) 또는 PZT(PZT = Pb(Zr1-xTix)O3)이 있다.
본 발명은 특히 BST(BST = Ba1-xSrxTiO3)로 동작하거나 또는 Ta2O3가 유전체로 동작하는 DRAM에 관한 것이다. 상기 재료는 전극으로서 Pt 등을 필요로 한다. 또한, 높은 집적도로 인해, 측벽을 이용하기 위해서는 두꺼운 하부 전극이 필요하다.
각각의 메모리 셀의 트랜지스터와 접속되는, 커패시터의 두꺼운 전극에 대한 재료로는 통상적으로 백금, 이리듐, 이리듐 디옥사이드, 루테눔, 루테늄 디옥사이드, 팔라듐, 스트론튬-루테눔-트리옥사이드 또는 그 조합물이 사용된다.
상기 전극(이하, 하부 전극이라 함)의 두께는 강유전 커패시터의 필요한 커패시턴스에 따라 수백 나노미터이다. 또한, 두꺼운 전극 상에 디포짓되는 강유전체 또는 높은 유전 상수를 가진 재료가 커패시터 구조물의 전체 두께에 속한다. 또한, 강유전체 또는 높은 유전 상수를 가진 재료 상에 백플레이트 전극이 디포짓된다. 상기 전극은 이하, 상부 전극이라 한다. 특히 수백 나노미터 두께의 커패시터 구조물이 얻어진다.
상기 커패시터 구조물이 반도체 메모리 소자의 셀 필드에 있는 한편, 유사한 두께의 구조물이 반도체 메모리 소자의 로직 영역에는 없기 때문에, 셀 필드와 반도체 메모리 소자의 나머지 부분, 즉 로직 영역 사이에 큰 토포로지 차이가 생긴다. 이러한 토포로지는 반도체 메모리 소자의 제조 시 그 금속층 디포짓을 어렵게 한다. 또한, 중간 산화물(상부 산화물 층)을 통해 셀 필드 외부의 트랜지스터로의 또는 상부 전극으로의 에칭 깊이가 현저히 상이해진다.
본 발명은 일본 특허 초록 1996년 제 6호, 1996년 6월 28일 JP 08 046149 A(MATSUSHITA ELECTRON CORP)호, 1996년 2월 16일에 공지된 바와 같은, 청구항 제 1항의 전제부에 따른 메모리 셀, 로직 영역 및 충전 구조물을 가진 반도체 메모리 소자에 관한 것이다.
도 1은 선행 기술에 따른, 메모리 셀이 로직 영역에 인접한 스택 커패시터를 가진 비휘발성 반도체 메모리 소자 일부의 개략적인 단면도.
도 2은 본 발명에 따른, 메모리 셀이 로직 영역에 인접한 비휘발성 반도체 메모리 소자 일부의 개략적인 단면도.
본 발명의 목적은 셀 필드와 로직 영역 사이에 균일한 토포로지를 가짐으로써 특히 문제없는 금속층 디포짓이 이루어질 수 있는 반도체 메모리 소자를 제공하는 것이다.
상기 목적은 청구항 제 1항의 특징에 의해 달성된다. 본 발명의 바람직한 실시예는 종속항에 제시된다.
본 발명에 따라, 강유전성 커패시터의 외부 영역에 충전 구조물이 제공되며 상기 충전 구조물의 두께는 커패시터 구조물의 두께에 상응함으로써, 메모리 셀과 로직 영역 사이의 토포로지 차이가 보상되거나 고르게 된다.
또한, 본 발명의 바람직한 실시예에 따라 로직 영역에서 거기에 제공된 트랜지스터에 접속된 콘택 홀이 셀 영역 내의 커패시터의 두꺼운 하부 전극과 유사한 방식으로 구성된다. 즉, 로직 영역 내의 상부 산화물 층의 콘택 홀이 두꺼운 커패시터 전극과 동일한 재료 및 동일한 두께로 채워진다.
이로 인해, 하부 두꺼운 커패시터 전극으로서 두꺼운 커패시터 전극과 동일한 재료로 이루어진 로직 영역 내의 충전 구조물, 및 로직 영역 내의 콘택 홀의 콘택이 하나의 제조 단계에서 형성될 수 있다는 면에서 제조 장점이 얻어진다. 또한, 로직 영역에서 콘택 비어(via)의 사용에 의해 중간 산화물(상부 산화물 층)에서 에칭 깊이가 보상된다.
따라서, 전체적으로 메모리 셀과 로직 영역 사이의 토포로지 차이가 보상된다. 강유전체와 커패시터의 상부 전극의 두께에서만 두께 차이가 생긴다. 특성상, 상기 두께 차이는 200±100nm이다.
달리 표현하면, 선행 기술에 대한 본 발명의 특이점은 레벨 보상을 위한 충전 구조물 및 로직 영역에서의 콘택 비어에 하부 두꺼운 커패시터 전극의 재료를 사용하는 것이다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1에 도시된 비휘발성 반도체 메모리 소자는 다수의 메모리 셀 및 다수의 로직 영역을 포함한다. 상기 다수의 메모리 셀 및 다수의 로직 영역 중 하나의 메모리 셀(1) 및 하나의 로직 영역(2)만이 도시된다. 반도체 메모리 소자는 공지된 방식으로 다층으로 구성되며, 기본 층으로서 실리콘 기판(3), 상기 실리콘 기판(3) 위에 산화물 층(4), 상기 산화물 층(4) 위에 상부 산화물 층(5)을 포함한다. 하부산화물 층(4)으로는 예컨대 BPSG- 또는 TEOS-박막이 있는 한편, 상부 산화물 층(5)으로는 예컨대 TEOS-박막 또는 낮은 유전 상수를 가진 재료(예컨대, HPCVD-산화물) 또는 그들의 조합물로 이루어진 박막이 있다. 상기 층들의 수직 방향 두께는 통상적으로 수천 옹스트롬이다.
하부 산화물 층(4)과 상부 산화물 층(5) 사이에는 통상적으로 도시되지 않은 배리어 층이 제공된다. 상기 배리어 층은 예컨대 TiO2박막으로 이루어진다.
높은 유전 상수의 재료를 가진 FeRAM 또는 DRAM에서는 구별되어야 하는 2개의 배리어가 사용된다. 제 1 배리어는 하부 전극(11)과 플러그(12) 사이에 배치된다. 이 배리어는 층(12')의 어닐링 동안 플러그(12)(대개 폴리실리콘으로 이루어짐)의 산화를 방지해야 한다. 상기 배리어에 대한 재료는 TiN, TaN, TiSiN, TiAlN, TaSiN, IrO2이다. 제 2 배리어는 커패시터 위의 H2-배리어이다. 상기 배리어는 금속층 디포짓(예컨대 W-디포짓) 동안 H2의 침투를 방지함으로써, 층(12)의 손상을 방지한다. 상기 층은 상부 전극(13) 위에 놓인다. 상기 층은 커패시터 외부의 영역에서 층(4) 위에 놓일 수도 있다. 통상적인 재료는 Si3N4또는 Al2O3이다. TiO2는 더 이상 적합하지 않은데, 그 이유는 그것이 에칭되기 어려우며 상기 배리어 층이 콘택 홀(14) 및 (19)내에 에칭되어야 하기 때문이다.
메모리 셀(1)은 게이트(7), 소오스(8) 및 드레인(9)을 가진 트랜지스터(6), 바람직하게는 MOSFET-트랜지스터를 포함한다. 소오스(8) 및 드레인(9)은 실리콘기판(3)에서 하부 산화물 층(4)에 인접하게 형성되는 한편, 게이트(7)는 하부 산화물 층(4)에 형성된다.
메모리 셀(1)은 또한 강유전성 커패시터(10)를 포함한다. 상기 커패시터(10)는 하부 두꺼운 전극(11)으로 이루어진다. 상기 전극(11)은 비어(via) 홀(12)을 통해 트랜지스터(6)의 드레인(9)에 접속된다. 상기 비어 홀은 하부 산화물 층(4)을 관통하는 콘택 홀이며, 양호한 도전성 물질로 채워진다. 커패시터(10)의 하부 전극(11)에 대한 재료로는 예컨대 백금 또는 이리듐 및 상기 다른 재료들이 사용되며, 비어 홀(12)의 재료로는 폴리실리콘 또는 텅스텐이 바람직하다. 커패시터(10)의 하부 두꺼운 전극(11)은 강유전체 또는 높은 유전 상수를 가진 재료(12')로 코팅되며, 상기 재료는 하부 전극(11)의 두꺼운 바디를 사방에서 둘러싸며 상기 전극의 하단부에서 측면으로 하부 산화물층(4)의 상부면 상에 일정한 길이로 연장된다. 커패시터(10)는 또한 전극(13)을 포함한다. 상기 전극(13)은 비교적 얇은 층으로서 유전체(12')를 커버하며 하부 전극(11) 보다 현저히 더 얇다. 커패시터(10)의 상부 전극(13)의 콘택팅을 위해, 상부 산화물 층(5)에 콘택 홀(14)이 형성된다.
로직 영역(2)에는 부가의 트랜지스터(15)가 배치되는데, 상기 트랜지스터는 마찬가지로 바람직하게는 MOSFET로 형성되며 소오스(16), 게이트(17) 및 드레인(18)을 포함한다. 트랜지스터(15)의 게이트, 소오스 및 드레인의 배치는 트랜지스터(6)에서와 동일하다. 즉, 소오스(16) 및 드레인(18)은 실리콘 기판(3)내에 배치되는 한편, 게이트(17)는 하부 산화물 층(4)에 배치된다. 트랜지스터(15)의 드레인(18)의 콘택팅을 위해 콘택 홀(19)이 제공된다. 상기 콘택 홀(19)은 하부 산화물 층(4) 및 상부 산화물 층(5)을 완전히 관통하며 상부 산화물 층(5)의 상부면 내로 이른다.
도 1에 나타나는 바와 같이, 메모리 셀(1)과 로직 영역(2) 사이에서 심한 레벨 차이 또는 토포로지 차이가 나타나며, 이러한 차이는 전술한 단점을 야기한다. 즉, 상기 부품들의 금속층 디포짓이 매우 어려워지고, 중간 산화물 또는 상부 산화물 층(5)을 통해 셀 필드(1)의 외부의 트랜지스터 또는 상부 전극으로의 에칭 깊이가 매우 상이해진다.
상기 단점은 도 2에 따른 반도체 메모리 소자의 구성에 의해 극복된다. 도 2는 도 1과 같은 비휘발성 반도체 메모리 소자의 단면도이다. 도 2에서, 도 1의 구성 부분에 상응하는 구성 부분은 도 1에서와 동일한 도면 부호를 갖는다. 하기에서는 도 1과 도 2의 장치의 차이점만을 설명한다.
도 2에 따르면, 콘택 홀(19)내에 구조물이 제공된다. 상기 구조물은 그 조성 면에서 커패시터(10)의 하부 전극(11)과 비어 홀(12)의 구조물에 상응한다. 즉, 상부 산화물 층(5)의 영역에서 콘택 홀(19)내에 재료 충전부(20)가 배치된다. 상기 재료 충전부(20)는 커패시터(10)의 하부 전극(11)과 동일한 두께를 가지며, 콘택 홀(11)의 하부 영역에서는 하부 산화물 층(4)의 내부에 부가의 충전부(21)가 제공된다. 상기 충전부(21)는 비어 홀(12)의 재료 충전부에 상응한다. 커패시터(10)의 하부 두꺼운 전극(11)과 재료 충전부(20) 사이에는 상기 소자와 동일한 재료 및 동일한 두께로 충전 구조물(22)이 제공된다. 상기 충전 구조물(22)은 하부 산화물 층(4)상에서 배리어 층에 이어진다. 상기 방식의 부가 충전 구조물(23)은 커패시터(10)의 다른 측면, 도 2에서 좌측에 제공되며 도면 부호 23으로 표시된다.
도 1과 도 2의 비교에서 나타나는 바와 같이, 도 2의 장치는 보상된 토포로지를 갖는다. 즉, 메모리 셀(1)과 로직 영역(2) 사이에는, 커패시터(10)의 하부 두꺼운 전극(11)이 유전체(12) 및 상부 전극(13)으로 코팅됨으로써 주어지는 레벨 차이를 제외하면, 레벨 차이가 나타나지 않는다. 이러한 보상된 토포로지로 인해, 필요한 평탄화가 금속층에 대한 화학적-기계적 폴리싱에 의해 문제 없이 수행될 수 있고 중간 산화물 또는 상부 산화물 층(5)을 통해 셀 필드(1) 외부의 트랜지스터 또는 상부 전극으로의 에칭 깊이가 매우 균일해질 수 있다.
본 발명이 바람직한 실시예를 참고로 설명되었지만, 그것에 국한되는 것은 아니고 다양한 방식으로 변형 가능하다.
다른 가능성은 소위 오프셋 구조인데, 이 구조에서는 커패시터 및 트랜지스터가 상부로부터 상부 전극 위의 금속층을 통해 접속된다.

Claims (10)

  1. 메모리 셀, 로직 영역 및 충전 구조물을 가진 랜덤 액세스 방식 반도체 메모리 소자로서, 실리콘 기판(3)상에 배치된 하부 산화물 층(4) 및 상기 하부 산화물 층(4)상에 배치된 상부 산화물 층(5)을 가진, 상기 메모리 셀(1) 및 상기 로직 영역(2)에서 구별되는 구조물을 포함하고, 각각의 메모리 셀(1)은 실리콘 기판(3)과 하부 산화물 층(4) 사이의 전이 영역에 적어도 하나의 트랜지스터(6), 및 하부 산화물 층(4)과 상부 산화물 층(5) 사이의 전이 영역에 하나의 커패시터(10)를 포함하고, 상기 커패시터(10)는 하부 산화물 층(4)에서 도전 재료로 채워진 콘택 홀(12)을 통해 트랜지스터(6)에 접속되며 2개의 전극(11, 13) 사이에 배치된 강유전체(12')를 포함하고, 상기 트랜지스터(6)에 접속되어 하부 산화물 층(4)에 인접한 전극(11)이 비교적 큰 두께를 가지며, 각각의 로직 영역(2)은 실리콘 기판(3)과 하부 산화물 층(4) 사이의 전이 영역에 적어도 하나의 트랜지스터(15)를 포함하고, 상기 트랜지스터는 하부 및 상부 산화물 층(4, 5)에서 도전 재료로 채워진 콘택 홀(19)을 통해 상부 산화물 층(15)의 상부면 상의 전극에 접속되는, 반도체 메모리 소자에 있어서,
    상기 메모리 셀(1)의 커패시터(10)와 로직 영역(2) 내의 콘택 홀(19) 사이에서 충전 구조물(22, 23)에 의해 메모리 셀(1)과 로직 영역(2)의 토포로지 사이의 레벨이 보상되는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1항에 있어서,
    오프-셋 구조로서 상기 커패시터(10) 및 상기 트랜지스터(6)가 상부로부터 상부 전극 위의 금속층을 통해 접속되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 1항 또는 제 2항에 있어서,
    상기 충전 구조물(22, 23)이 두꺼운 커패시터 전극(11)의 두께에 상응하는 두께를 가진 재료 섬(island)을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 1항 또는 제 2항에 있어서,
    상기 충전 구조물 섬(22, 23)이 두꺼운 커패시터 전극(11)과 동일한 재료로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 1항 또는 제 2항에 있어서,
    상기 로직 영역(2)의 트랜지스터(15)를 상부 산화물 층(5)의 상부면 상의 관련 전극에 접속하기 위한 로직 영역(2)내의 콘택 홀(19)이 적어도 상부 산화물 층(5)의 영역에서 두꺼운 커패시터 전극(11)의 재료로 상기 전극과 동일한 두께로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 1항 또는 제 2항에 있어서,
    상기 콘택 홀(12, 19)이 하부 산화물 층(4)에서도 두꺼운 커패시터 전극(11)과 동일한 재료로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 1항 또는 제 2항에 있어서,
    상기 얇은 커패시터 전극(13)이 두꺼운 커패시터 전극(11)과 동일한 재료로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제 1항 또는 제 2항에 있어서,
    상기 두꺼운 커패시터 전극(13)이 백금, 이리듐, 이리듐 디옥사이드, 루테늄, 루테늄 디옥사이드, 팔라듐, 스트론튬-루테늄-트리옥사이드 또는 그 조합물로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제 1항 또는 제 2항에 있어서,
    상기 콘택 홀(19)내에 재료 충전부(20)가 배치되고, 상기 충전부(20)는 커패시터(10)의 하부 전극(11)과 동일한 두께를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제 1항 또는 제 2항에 있어서,
    상기 콘택 홀(11)의 하부 영역에서 하부 산화물 층(4)의 내부에 충전부(21)가 제공되며, 상기 충전부(21)는 비어 홀(12)의 재료 충전부에 상응하는 것을 특징으로 하는 반도체 메모리 소자.
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