KR100491580B1 - 배리어 없는 반도체 메모리 장치의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims abstract description 27
- 230000000712 assembly Effects 0.000 title 1
- 238000000429 assembly Methods 0.000 title 1
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 239000007772 electrode material Substances 0.000 claims description 10
- 230000000087 stabilizing effect Effects 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 229910002367 SrTiO Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 16
- 239000000463 material Substances 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000006641 stabilisation Effects 0.000 description 3
- 238000011105 stabilization Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000003381 stabilizer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Abstract
본 발명은 특히 메모리 유전체로서 강유전체를 가진 집적 반도체 메모리 장치의 제조 방법 및 상기 방법에 따라 제조된 메모리 커패시터에 관한 것이다. 메모리 유전체로서 강유전체를 사용하기 위해, 메모리 커패시터의 제 1 전극과 선택 트랜지스터 사이의 도전 접속부가 메모리 유전체의 디포짓 후에야 형성된다.
Description
본 발명은 집적 반도체 메모리 장치의 제조 방법 및 상기 방법에 따라 제조된 메모리 장치에 관한 것이다.
반도체를 기초로 하는 메모리 장치는 통상적으로 각각 하나의 선택 트랜지스터 및 상기 선택 트랜지스터에 접속된 메모리 커패시터를 포함하는 다수의 메모리 셀로 이루어진다. 이러한 메모리 장치의 제조 공정 동안 통상적으로 제 1 전극이 도전 접속부 위에 제공되고, 상기 도전 접속부는 각각 제 1 전극 중 하나를 하나의 선택 트랜지스터에 접속시킨다. 메모리 유전체는 제 1 전극 위에 제공되고, 상기 제 1 전극 위에 재차 제 2 전극이 제공됨으로써, 제 1 전극 및 제 2 전극 그리고 그 사이에 놓인 메모리 유전체가 메모리 커패시터를 형성하고, 상기 메모리 커패시터는 선택 트랜지스터 중 하나에 접속된다.
이러한 메모리 장치는 예컨대 일본 특허 공개 제 5-343 615호에 공지되어 있다. 공지된 반도체 메모리 장치는 제 1 및 제 2 전극을 갖는다. 상기 전극들은 반도체 바디 위의 절연층 표면상에 배치되며 절연층의 표면에 대해 수직으로 배치된다.
메모리 커패시터의 메모리 유전체로서 새로운 강유전체를 사용하면, 전하의 형태로 저장된 정보가 공급 전압의 중단 후에도 변동되지 않고 메모리 내용이 누설 전류의 발생으로 인해 규칙적인 간격으로 리프레시될 필요가 없는 반도체 메모리가 제조될 수 있다.
지금까지 공지된 대부분의 강유전체의 사용시 중요한 것은 반도체 공정 시의 처리이다. 대부분의 강유전체의 디포지션은 산소 함유 분위기에서 높은 온도로 이루어진다. 메모리 유전체가 제 1 전극 위에 제공되고 상기 제 1 전극이 재차 선택 트랜지스터에 대한 도전 접속부 위에 배치되는 전술한 방법에 이러한 강유전체를 사용하는 것은 도전 접속부의 산화를 일으키는 결과를 가져오는데, 그 이유는 강유전체의 디포지션 동안 산소가 제 1 전극을 통해 도전 접속부의 방향으로 확산되어 이것을 산화시키기 때문이다. 도전 접속부의 산화는 메모리 셀의 선택 트랜지스터와 메모리 커패시터 사이의 접속 차단을 의미하므로, 메모리 셀이 더 이상 작동하지 않는다.
강유전 메모리 유전체의 디포지션 동안 도전 접속부의 산화를 막기 위한 해결책으로서, 도전 접속부와 제 1 전극 사이에 배리어층을 제공한다. 상기 배리어층은 도전성을 가지면서 산화 및 산소의 확산에 대한 저항성을 가져야 한다. 배리어층의 사용시 단점은 도전성을 가지며 산소를 통과시키지 않고 산화에 대한 저항성을 가지며 적합한 방식으로 도전 접속부상에 제공될 수 있는 적합한 재료를 찾는 것이 어렵다는 것이다.
도 1은 메모리 장치의 제조를 위한 본 발명에 따른 방법을 나타내고,
도 2는 본 방법에 따라 제조된 메모리 장치의 평면도이다.
본 발명의 목적은 강유전체가 메모리 커패시터의 메모리 유전체를 제조하기 위해 사용될 수 있고 도전 접속부와 제 1 전극 사이에 배리어층을 사용하지 않을 수 있으므로 특히 전술한 단점이 나타나지 않는 집적 반도체 메모리 장치의 제조 방법, 및 그 방법에 따라 제조되는 메모리 장치를 제공하는 것이다.
상기 목적은
- 반도체 바디 및 상기 반도체 바디 위에 배치된 절연층에 선택 트랜지스터 장치를 제공하는 단계,
- 반도체 바디의 내부에 있는 선택 트랜지스터의 소오스 영역 위의 절연층 내에 콘택 홀을 형성하는 단계,
- 절연층의 표면(이하, 제 1 메인 표면이라 함)상에 보조층을 제공한 다음 상기 보조층 내에 리세스를 형성하는 단계,
- 상기 리세스의 측면에 제 1 전극을 형성하는 단계,
- 제 1 전극에 메모리 유전체를 제공하는 단계,
- 메모리 유전체의 빈 표면에 제 2 전극을 제공하는 단계,
- 보조층을 제거하는 단계,
- 선택 트랜지스터 중 하나의 소오스 영역과 제 1 전극 사이의 도전 접속부를 형성하는 단계를 포함하는 집적 반도체 메모리 장치의 제조 방법에 의해 달성된다.
메모리 장치를 제조하기 위한 본 발명에 따른 방법에서는 메모리 유전체가 디포짓된 후에야 2개의 전극 중 하나, 이 경우에는 제 1 전극과 선택 트랜지스터 사이의 도전 접속부가 형성된다. 이 방법은 집적 반도체 메모리 장치에서 메모리 커패시터의 메모리 유전체로서 임의의 유전체를 사용하는데 적합하다. 특히 메모리 유전체로서 강유전체가 사용되는 경우에 적합한데, 그 이유는 이 방법에서는 전술한 문제점, 즉 메모리 유전체의 디포지션 동안 선택 트랜지스터에 대한 도전 접속부의 산화가 나타나지 않을 수 있기 때문이다. 본 방법은 또한 메모리 장치를 제조하기 위한 지금까지 공지된 방법으로 용이하게 실시될 수 있다.
본 발명의 바람직한 실시예는 종속항에 제시된다.
제 1 전극을 리세스의 측면에 형성하기 위한 여러 가지 방법이 있다. 본 발명의 실시예에서는 전극 재료로 이루어진 제 1 층을 제 1 메인 표면의 방향으로 디포짓함으로써 제 1 전극이 형성되는데, 상기 제 1 층은 후속해서 나중의 제 1 전극의 영역의 섹션으로 세분된다. 상기 세분은 바람직하게는 제 1 메인 표면에 대해 평행한 보조층의 영역 및/또는 제 1 메인 표면의 노출된 영역으로부터 제 1 층을 제거함으로써 이루어진다. 제 1 메인 표면의 노출된 영역은 예컨대, 보조층내에 리세스를 형성함으로써 형성될 수 있다. 보조층은 리세스의 영역에서 완전히 제거된다. 바람직하게는 리세스가 직사각형 횡단면을 가지므로, 형성된 제 1 전극이 제 1 메인 표면상에 대략 수직으로 배치된다.
제 1 전극에 메모리 유전체를 제공한 다음 제 2 전극을 제공하는 것은 바람직하게는 유전체층 및 전극 재료로 이루어진 제 2층을 제 1 메인 표면의 방향으로 연속해서 디포짓함으로써 이루어진다. 그리고 나서, 바람직하게는 2개의 층이 제 1 메인 표면에 대해 평행하며 리세스의 외부에 있는 보조층의 영역으로부터 제거된다. 제 1 메인 표면에 대해 평행한 보조층의 영역으로부터 두 층을 제거하는 것은 다음 단계에서 보조층을 제거하기 위해 필요하다.
본 발명의 다른 실시예에서는, 제 1 전극, 메모리 유전체 및 제 2 전극으로 이루어지며, 직사각형 횡단면을 가진 리세스의 사용시 제 1 메인 표면상에 대략 수직으로 놓이는 메모리 커패시터를 보조층의 제거 후 안정화시키기 위해, 안정화층이 제 1 메인 표면의 방향으로 디포짓된 다음, 유전체층 및 제 2 층과 함께 제 1 메인 표면에 대해 평행한 보조층의 영역으로부터 부분적으로 제거된다. 안정화층의 나머지는 유전체층 및 제 2 층의 부분들의 제거 후 리세스 내에 남는다.
제 1 메인 표면에 대해 평행한 보조층의 영역으로부터 유전체층, 전극 재료로된 제 2 층, 및 경우에 따라 안정화층을 제거하는 것은 다음 단계에서 제 1 메인 표면 및 콘택 홀로부터 보조층을 완전히 제거하기 위해 필요하다.
보조층의 제거 후, 선택 트랜지스터의 소오스 영역이 노출되고 각각의 제 1 전극에 접속될 수 있다. 본 발명의 실시예에서는 제 1 전극의 내부에 있는 영역을 도전 재료로 채움으로써 도전 접속부의 형성이 이루어진다.
본 발명의 실시예에 따라 메모리 유전체로서 사용될 수 있는, 지금까지 공지된 대부분의 강유전체의 유전 특성은 온도에 의존한다. 강유전체는 그것에 대한 특성 온도 미만에서는 강유전 특성을 갖는 한편, 상기 특성 온도를 초과하는 온도에서는 상유전(paraelectric) 특성을 갖는다. 상유전 상태에서 유전 상수는 지금까지 사용된 메모리 유전체의 유전 상수 보다 현저히 크다. 강유전 특성을 갖게 되는 온도는 몇가지 강유전체에서 매우 낮으므로, 그러한 강유전체를 상유전 상태에서만 사용하는 것이 기술적 관점에서 적절하다. 상유전 상태에서 상기 물질의 유전 상수는 10, 바람직하게는 100 보다 크다.
본 발명의 실시예에서는 10 보다 큰 유전 상수를 가진 물질이 메모리 유전체로서 사용되며, 이러한 물질은 예컨대 그것에 대한 특성 온도를 초과하는 온도에서 사용되는 전술한 강유전체일 수 있다.
본 발명의 실시예에서는 산화 유전체가 메모리 유전체로서 사용된다. 이러한 물질의 부류에는 예컨대 SBTN SrBi2(Ta1-
xNbx)2O9, SBT SrBi2Ta2O9, PZT (Pb, Zr)TiO3, BST (Ba, Sr)TiO3 또는 ST SrTiO3 이 속한다. 일반식(Pb, Zr)TiO3은 PbxZr1-xTiO3를 나타낸다. 상기 기판에서 Pb 및 Zr의 양은 변동될 수 있다. Pb 및 Zr의 비율은 상기 유전체의 온도 특성을 거의 결정한다. 즉, 기판이 강유전 특성 또는 상유전 특성을 갖는 온도를 결정한다. 일반식(Ba, Sr)TiO3는 BaxSr1-
xTiO3를 나타내며, 상기 기판에서 온도 특성은 Ba 대 Sr의 비율에 의해 거의 결정될 수 있다. 상기 물질의 리스트가 완전한 것은 결코 아니다. 메모리 유전체로서 상기 물질 중 하나를 선택하는 것은 제조 공정 동안의 공정 요소들, 및 반도체 메모리 장치의 사용 동안의 요소들, 예컨대 주변 온도에 많이 의존한다.
본 발명에 따른 방법에 의해 제조된 반도체 메모리 장치는 청구항 9항 내지 12항에 제시된다.
이하, 첨부한 도면을 참고로 본 발명의 실시예를 구체적으로 설명한다.
도면에서, 달리 표시되지 않는 한, 동일한 의미를 가진 동일한 부품은 동일한 도면 부호를 갖는다.
도 1에서는 메모리 장치를 제조하기 위한 본 발명의 방법이 도 1a 내지 1k에 도시된 단계로 설명된다.
도 1a는 반도체 바디(3)를 포함하는 선택 트랜지스터(2)로 이루어진 장치의 한 섹션을 나타낸 횡단면도이다. 상기 반도체 바디(3) 위에 절연층(10)이 제공된다. 도시된 선택 트랜지스터(2)의 드레인 영역(6) 및 소오스 영역(4)은 반도체 바디내에 배치되고, 선택 트랜지스터(2)의 게이트(8)는 그 위에 배치된 절연층(10)내에 배치된다. 소오스 및 드레인 영역(4, 6)은 예컨대 반도체 바디(3)의 도전 타입에 대해 상보형인 도전 타입으로 도핑된 반도체 바디(3)의 부분에 형성된다. 절연층(10)내에서 소오스 영역(4) 위에 형성된 콘택 홀은 선택 트랜지스터(2)의 소오스 영역(4)과 절연층(10)의 제 1 메인 표면상에 배치된 전극 사이의 도전 접속부가 나중에 형성되는 것을 가능하게 한다. 이하의 도면에서는 편의상 반도체 바디(3)가 도시되지 않고 드레인 영역(6) 및 게이트(8)의 도면 부호가 생략된다. 또한, 도면에서는 이러한 반도체 메모리 장치에서 통상적으로 다수의 선택 트랜지스터(2)를 서로 접속시키는 워드 라인 및 비트 라인과 같은 부가의 와이어링도 생략된다. 선택 트랜지스터(2)로 이루어진 이러한 장치는 완전히 미리 형성될 수 있고, 다양한 메모리 커패시터 구조들을 가진 반도체 메모리 장치의 제조를 위해 사용될 수 있다.
도 1b는 리세스(15)를 가진 보조층(16)이 절연층(10)의 제 1 메인 표면(14) 위에 제공되는 후속 단계 후, 도 1a에 도시된 선택 트랜지스터(2)로 이루어진 장치를 나타낸다. 실시예에 도시된 리세스는 직사각형 횡단면을 가지며, 예컨대 보조층(16)의 비등방성 에칭에 의해 형성될 수 있다. 보조층에 대한 재료로는 예컨대 질화실리콘(Si3N4)이 사용될 수 있다. 도시된 바와 같이, 보조층이 선택 트랜지스터(2)의 소오스 영역(4) 위의 콘택 홀(12)을 채운다. 도시된 실시예에서는 리세스(15)의 영역에서 절연층(10)의 제 1 메인 표면(14)의 영역이 노출된다. 그러나, 보조층(16)의 두께 보다 낮은 깊이를 가진 리세스(15)를 제공함으로써, 제 1 메인 표면(14)이 완전히 커버되는 것도 가능하다.
도 1c는 제 1 전극(18)이 보조층(16)의 측면(20)에 제공되는 후속 단계 후, 도 1b에 도시된 장치를 나타낸다. 제 1 전극의 형성은 예컨대 제 1 메인 표면(14)의 방향으로 전극 재료로 이루어진 제 1 층의 디포지션에 의해 이루어질 수 있다. 여기서, 제 1 전극(18)은 제 1 메인 표면(14)에 평행한 보조층(16)의 영역 및 제 1 메인 표면의 노출된 영역으로부터 제 1 층의 제거에 의해 형성될 수 있다. 상기 영역으로부터 제 1 층의 제거는 예컨대 전극 재료로 이루어진 제 1 층의 비등방성 에칭에 의해 이루어지므로, 제 1 층이 제 1 메인 표면(14)에 대해 거의 수직인 보조층의 측면(20)에만 남아, 제 1 전극(18)을 형성한다. 전극 재료로 이루어진 제 1 층의 재료로는 예컨대 백금이 사용될 수 있다.
도 1d는 유전체층(22') 및 후속해서 전극 재료로 이루어진 제 2 층(24')이 장치 위에 디포짓되는 후속 단계 후, 도 1c에 도시된 장치를 나타낸다. 다음 단계에서 안정화층(26')이 장치 위에 디포짓되므로, 도 1e에 횡단면도로 도시된 장치가 얻어진다. 안정화층(26')에 대한 재료로는 예컨대 폴리실리콘 또는 절연 물질이 사용될 수 있다.
도 1f는 도 1e에 도시된 선 A-A'의 상부에 놓인 장치의 층을 제거한 후, 도 1e에 도시된 장치를 나타낸다. 도 1f에 나타나는 바와 같이, 상기 제거 후 보조층(16)이 상부로 노출되고, 유전체층(22'), 전극 재료로 이루어진 제 2 층(24') 및 안전화층(26')이 리세스(15) 외부에서 제 1 메인 표면에 대해 평행한 보조층(16)의 영역으로부터 제거된다. 상기 층의 제거는 예컨대 CMP 공정(CMP= Chemical Mechanical Polishing)에 의해 수행될 수 있다. 도 1e에 도시된 바와 같이, 전술한 층들의 제거시 작은 양의 보조층(16) 부분도 함께 제거되도록 선 AA'이 선택된다. 결국, 이것은 평탄하지 않지만 전술한 층들이 소정 영역으로부터 완전히 제거되어야 하는 것을 보장하기 위한 것이다. 리세스(15)내에 남은 유전체 층(22'), 전극 재료로 이루어진 제 2 층(24') 및 안정화층(26')의 부분은 이하, 상기 순서대로 메모리 유전체(22), 제 2 전극(24), 및 안정화부(26)라 한다.
도 1g는 보조층(16)이 제 1 메인 표면(14) 및 콘택 홀(12)로부터 완전히 제거되는 후속 단계 후, 도 1f에 도시된 장치를 나타낸다. 여기서는, 제 1 메인 표면(14)상에 남은, 제 1 전극(18), 메모리 유전체(22) 및 제 2 전극(24)으로 이루어진 메모리 커패시터를 기계적으로 안정화시키는 안정화부(26)의 기능이 명확히 나타난다.
도 1h는 도전 재료, 예컨대 폴리실리콘으로 이루어진 제 3 층(28')이 디포짓되는 후속 단계 후, 전술한 장치를 나타낸다. 도전 재료의 기능은 선택 트래지스터의 소오스 영역(4)과 메모리 커패시터의 제 1 전극(18) 사이의 도전 접속을 형성하는 것이다. 다음 단계에서는 도전 재료로 이루어진 제 3 층(28')이 제거됨으로써, 선택 트랜지스터(2) 중 하나가 각각 제 1 전극(18) 중 하나에 접속되어야 한다. 이것은 예컨대 CMP 공정의 사용에 의해 이루어질 수 있고, 그에 따라 제 3 층(28')이 제 1 전극(18)의 높이를 초과하지 않는 높이를 가질 때까지 에치 백된다.
도시된 실시예에서, 에치 백은, 도시된 바와 같이, 제 1 전극(18)의 높이 미만에서 끝나는, 도 1h에 도시된 선 BB'까지 이루어짐으로써, 에칭 공정에서 메모리 커패시터의 작은 부분도 제거될 수 있다. 따라서, 도 1i에 도시된 바와 같이, 제 1 전극(18) 중 하나를 선택 트랜지스터(2) 중 하나의 소오스 영역(4)에 접속시키는 도전 접속부(28)가 형성된다.
도 1k는 제 2 절연층(30)이 장치 위에 디포짓되는 후속 단계 후, 장치를 나타낸다. 반도체 메모리 장치에 사용되는 메모리 커패시터의 전기용량은 제 1 전극(18)의 면적에 비례한다. 도시된 실시예에서, 메모리 커패시터의 전기용량이 제 1 전극(18)의 높이를 높임으로써 더욱 증가될 수 있다는 것은 명백하다.
도 2는 본 발명에 따른 방법에 의해 제조된 반도체 메모리 장치의 섹션의 평면도이다. 도 2에 도시된 섹션은 4개의 메모리 셀을 갖는다. 도시된 평면도에서는, 제 1 전극(18)이 콘택 홀(12)이 배치된, 절연층(10)의 제 1 메인 표면(14)의 영역을 포함한다는 것이 명백히 나타난다. 상기 콘택 홀(12)을 통해 제 1 전극(18)과 콘택 홀(12)의 하부에 있는 선택 트랜지스터(2)의 소오스 영역(4) 사이의 접속이 이루어진다. 또한, 도 2에는 메모리 커패시터 사이에 있는 안정화부(26)가 도시된다.
Claims (8)
- 집적 반도체 메모리 장치의 제조 방법으로서,- 반도체 바디(3) 및 상기 반도체 바디(3) 위에 배치된 절연층(10)에 선택 트랜지스터들의 장치를 제공하는 단계,- 상기 선택 트랜지스터(2)들의 소오스 영역(4)들 위의 절연층(10) 내에 콘택 홀(12)들을 형성하는 단계,- 상기 절연층(10)의 표면(14)상에 보조층(16)을 제공한 다음 상기 보조층(16) 내에 리세스(15)들을 형성하는 단계,- 상기 리세스(15)의 측면(20)들에 제 1 전극(18)들을 형성하는 단계,- 상기 제 1 전극(18)들에 메모리 유전체(22)를 제공하는 단계,- 상기 메모리 유전체(22)의 빈 표면들에 제 2 전극(24)을 제공하는 단계,- 상기 보조층(16)을 제거하는 단계,- 상기 선택 트랜지스터(2)들 중 하나의 소오스 영역(4)과 상기 제 1 전극(18)들 중 하나 사이에 도전 접속부(28)를 형성하는 단계를 포함하는, 집적 반도체 메모리 장치의 제조 방법.
- 제 1항에 있어서, 상기 제 1 전극(18)들의 제조가 전극 재료로 이루어진 제 1 층의 디포지션에 의해 이루어지며, 상기 제 1 층은 후속해서 상기 표면(14)에 대해 평행한 상기 보조층의 영역들 및/또는 상기 표면(14)의 노출된 영역들으로부터 제거되는, 집적 반도체 메모리 장치의 제조 방법.
- 제 1항 또는 2항에 있어서, 상기 메모리 유전체(22)의 제공 및 상기 제 2 전극들의 형성이 유전체층(22') 및 전극 재료로 이루어진 제 2 층(24')을 상기 제 1 메인 표면(14)의 방향으로 연속해서 디포짓함으로써 이루어지고, 상기 두 층들(22', 24')이 후속해서 상기 리세스(15)들의 외부에서 상기 표면(14)에 대해 평행한 상기 보조층(16)의 영역들으로부터 제거되는, 집적 반도체 메모리 장치의 제조 방법.
- 제 3항에 있어서, 상기 표면(14)에 대해 평행한 상기 보조층(16)의 영역들으로부터 상기 두 층(22', 24')들을 제거하기 전에 안정화층(26')이 제 2 층(24') 위에 디포짓되고, 상기 두 층(22', 24')들의 제거시 부분적으로 제거되는, 집적 반도체 메모리 장치의 제조 방법.
- 제 1항 또는 제 2항에 있어서, 상기 도전 접속부(28)의 형성이 상기 제 1 전극(18)들의 내부에 있는 영역을 도전 재료로 채움으로써 이루어지는, 집적 반도체 메모리 장치의 제조 방법.
- 제 1항 또는 제 2항에 있어서, 상기 메모리 유전체가 강유전 특성을 갖는, 집적 반도체 메모리 장치의 제조 방법.
- 제 1항 또는 제 2항에 있어서, 상기 메모리 유전체(22)가 10 보다 큰 유전 상수를 갖는, 집적 반도체 메모리 장치의 제조 방법.
- 제 1항 또는 제 2항에 있어서, 상기 메모리 유전체(22)가 산화 유전체, 특히 SBTN SrBi2(Ta1- xNbx)2O9, SBT SrBi2Ta2O9, PZT (Pb, Zr)TiO3, BST (Ba, Sr)TiO3 또는 ST SrTiO3 인, 집적 반도체 메모리 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19640273.5 | 1996-09-30 | ||
| DE19640273A DE19640273C1 (de) | 1996-09-30 | 1996-09-30 | Verfahren zur Herstellung barrierenfreier Halbleiterspeicheranordnungen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000048578A KR20000048578A (ko) | 2000-07-25 |
| KR100491580B1 true KR100491580B1 (ko) | 2005-05-27 |
Family
ID=7807423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-7002505A KR100491580B1 (ko) | 1996-09-30 | 1997-09-11 | 배리어 없는 반도체 메모리 장치의 제조 방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6168988B1 (ko) |
| EP (1) | EP0931341B1 (ko) |
| JP (1) | JP3732524B2 (ko) |
| KR (1) | KR100491580B1 (ko) |
| CN (1) | CN1149662C (ko) |
| DE (2) | DE19640273C1 (ko) |
| TW (1) | TW407334B (ko) |
| WO (1) | WO1998015002A1 (ko) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19834649C1 (de) * | 1998-07-31 | 2000-03-16 | Siemens Ag | Verfahren zum Herstellen einer Speicherzelle |
| US6265280B1 (en) * | 1999-11-29 | 2001-07-24 | Chartered Semiconductor Manufacturing, Inc. | Method for manufacturing a cylindrical semiconductor capacitor |
| US6323099B1 (en) * | 2000-02-02 | 2001-11-27 | Advanced Micro Devices | High k interconnect de-coupling capacitor with damascene process |
| US6413832B1 (en) * | 2001-01-08 | 2002-07-02 | United Microelectronics Corp. | Method for forming inner-cylindrical capacitor without top electrode mask |
| KR100390849B1 (ko) * | 2001-06-30 | 2003-07-12 | 주식회사 하이닉스반도체 | 하프늄산화막을 구비하는 캐패시터의 제조 방법 |
| US20030052365A1 (en) * | 2001-09-18 | 2003-03-20 | Samir Chaudhry | Structure and fabrication method for capacitors integratible with vertical replacement gate transistors |
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| TWI303090B (en) * | 2002-08-13 | 2008-11-11 | Lam Res Corp | Method for in-situ monitoring of patterned substrate processing using reflectometry |
| US6638830B1 (en) * | 2002-09-18 | 2003-10-28 | United Microelectronics Corp. | Method for fabricating a high-density capacitor |
| US6706588B1 (en) * | 2003-04-09 | 2004-03-16 | Infineon Technologies Ag | Method of fabricating an integrated circuit having embedded vertical capacitor |
| US8524599B2 (en) * | 2011-03-17 | 2013-09-03 | Micron Technology, Inc. | Methods of forming at least one conductive element and methods of forming a semiconductor structure |
| US9537093B1 (en) * | 2016-02-16 | 2017-01-03 | Macronix International Co., Ltd. | Memory structure |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2528731B2 (ja) * | 1990-01-26 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP2564972B2 (ja) * | 1990-06-18 | 1996-12-18 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR940006682B1 (ko) * | 1991-10-17 | 1994-07-25 | 삼성전자 주식회사 | 반도체 메모리장치의 제조방법 |
| US5313089A (en) * | 1992-05-26 | 1994-05-17 | Motorola, Inc. | Capacitor and a memory cell formed therefrom |
| JP3250257B2 (ja) * | 1992-06-09 | 2002-01-28 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| DE4222467C1 (ko) * | 1992-07-08 | 1993-06-24 | Siemens Ag, 8000 Muenchen, De | |
| JP2550852B2 (ja) * | 1993-04-12 | 1996-11-06 | 日本電気株式会社 | 薄膜キャパシタの製造方法 |
| JP2956482B2 (ja) * | 1994-07-29 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JP3152859B2 (ja) * | 1994-09-16 | 2001-04-03 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100416733B1 (ko) * | 1995-03-20 | 2004-07-05 | 삼성전자주식회사 | 강유전성캐패시터 |
| KR0170308B1 (ko) * | 1995-12-05 | 1999-02-01 | 김광호 | 강유전체 캐패시터의 제조방법 |
| TW312831B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(3) |
| US5946569A (en) * | 1996-12-02 | 1999-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | DRAM contact process by localized etch-stop removal |
| US5972769A (en) * | 1996-12-20 | 1999-10-26 | Texas Instruments Incoporated | Self-aligned multiple crown storage capacitor and method of formation |
-
1996
- 1996-09-30 DE DE19640273A patent/DE19640273C1/de not_active Expired - Fee Related
-
1997
- 1997-09-11 EP EP97909129A patent/EP0931341B1/de not_active Expired - Lifetime
- 1997-09-11 DE DE59705912T patent/DE59705912D1/de not_active Expired - Fee Related
- 1997-09-11 CN CNB971969477A patent/CN1149662C/zh not_active Expired - Fee Related
- 1997-09-11 KR KR10-1999-7002505A patent/KR100491580B1/ko not_active IP Right Cessation
- 1997-09-11 WO PCT/DE1997/002032 patent/WO1998015002A1/de active IP Right Grant
- 1997-09-11 JP JP51610798A patent/JP3732524B2/ja not_active Expired - Fee Related
- 1997-09-27 TW TW086114125A patent/TW407334B/zh not_active IP Right Cessation
-
1999
- 1999-03-30 US US09/281,691 patent/US6168988B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1149662C (zh) | 2004-05-12 |
| DE59705912D1 (de) | 2002-01-31 |
| EP0931341B1 (de) | 2001-12-19 |
| JP3732524B2 (ja) | 2006-01-05 |
| WO1998015002A1 (de) | 1998-04-09 |
| DE19640273C1 (de) | 1998-03-12 |
| JP2001501373A (ja) | 2001-01-30 |
| CN1227000A (zh) | 1999-08-25 |
| EP0931341A1 (de) | 1999-07-28 |
| US6168988B1 (en) | 2001-01-02 |
| TW407334B (en) | 2000-10-01 |
| KR20000048578A (ko) | 2000-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120511 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130510 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |