KR0170308B1

KR0170308B1 - 강유전체 캐패시터의 제조방법

Info

Publication number: KR0170308B1
Application number: KR1019950046910A
Authority: KR
Inventors: 주석호; 문종
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-12-05
Filing date: 1995-12-05
Publication date: 1999-02-01
Also published as: JPH09289296A; KR970053990A; US5843818A

Abstract

반도체 메모리 장치의 축적 캐패시터를 제작하는 방법에 있어서, G-bit급 DRAM 제조에 유용한 고유전막과 백금 전극을 구비한 캐패시터의 제조방법이 개시된다.

본 발명에 의한 강유전체 캐패시터의 제작방법에 의하면, 통상의 포토레지스트를 마스크로 사용하지 않고 콘택 홀내에 매몰되어 피식각물인 백금과 단차없이 리세스된 산화물(Oxide)을 마스크로 사용함으로써, 간단한 공정 개선에 의해 백금 전극 패터닝시 발생하는 측벽부착막의 형성을 방지할 수 있다. 또한, 스토리지 노드패턴을 입체적인 구조로 형성함으로써 제한된 셀 면적 내에서 충분한 캐패시턴스를 확보할 수 있다.

Description

강유전체 캐패시터의 제조방법

제1도는 종래기술에 의한 강유전체 캐패시터의 제작에 있어서, 백금전극 식각시 야기되는 측벽 부착물의 형성요인을 설명하기 위한 도면이다.

제2도는 제1도의 백금전극 에칭 후 관측된 SEM(Scanning Electron Microscope) 사진이다.

제3도 내지 제13도는 본 발명에 의한 강유전체 캐패시터의 제조방법을 각 단계별로 도시한 공정단면도이다.

[기술분야]

본 발명은 초고집적 반도체 메모리 장치의 캐패시터를 제작하는 방법에 관한 것으로, 보다 상세하게는 1 Gb 이상의 DRAM 제조에 유용한 고유전막을 구비한 캐패시터의 제조방법에 관한 것이다.

[발명의 배경]

DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라, 제한된 셀 면적내에서 캐패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 즉, ① 유전체막을 박막화하는 방법, ② 캐패시터의 유효면적 증가를 위해 캐패시터 구조를 입체화시키는 방법, 및 ③ 유전상수가 큰 물질을 사용하는 방법이 그것이다.

이 중, 첫번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적용하기가 어렵다는 단점이 있다.

두번째 방법은, 실린더 및 핀(Fin)형과 같은 3차원 구조의 캐패시터를 제조하기 위하여 공정이 복잡해지고 공정단가가 증가하게 되는 단점이 있다. 공정 단순화 측면에서, 메모리 셀 캐패시터의 평면화는 가장 바람직한 형태라고 할 수 있다.

따라서, 최근에는 세번째 방법, 즉, 기존의 실리콘산화막이나 NO(Nitride/Oxide) 또는 탄탈륨 펜트옥사이드(Ta₂O₅)와 같은 유전막과는 달리 자발분극(spontaneous polarization) 현상을 갖고, 이들 보다 유전상수가 보통 수백에서 1,000배 이상인 페로브스카이트(perovskite)구조의 강유전체(ferroelectric), 예컨대 PZT (PbZrTiO₃)이나 BST(BaSrTiO₃) 등을 유전체막으로서 사용하는 방법이 채택되고 있다.

특이한 사항은 이들을 캐패시터의 유전막으로 사용하려면 백금(Pt:platinum)과 같은 비산화성 귀금속을 전극물질로 사용해야 한다는 것이다. 그 이유는, 백금이 고온의 산소 분위기에서도 산화되지 않으며, 백금 박막 위에서 특성이 우수한 페로브스카이트 구조의 박막 형성이 가능하기 때문이다.

이와 같이, DRAM의 고집적화, 미세화에 따른 캐패시터의 용량 확보 문제를 고유전막과 백금 전극을 사용하여 해결하고자 한 선행 기술로는, 미합중국 특허공보 제5,099,305호(Platinum capacitor MOS memory lattice matched PZT), 및 제5,046,043호(Ferroelectric capacitor and memory cell including barrier and isolation layers)에 개시되어 있다.

그러나, Pt은 주지된 바와같이, 화학적으로 매우 안정한 화합물이기 때문에 스토리지 노드(storage node) 형태로의 패터닝이 매우 어려운 단점을 갖는다.

현재, F, Cl₂, Br 등과 같은 할로겐 가스 플라즈마를 이용하여 Pt의 패터닝에 대해 연구되고 있으나, 백금은 이러한 할로겐 가스들과 화학반응을 잘 하지 않을 뿐만아니라 반응을 하여도 그 화합물의 증기압이 낮아 이들의 제거가 쉽지 않다는 어려움이 있다.

최근에는, Ar과 Cl₂의 혼합가스를 이용한 백금 에칭에 대한 연구결과가 Kazuyasu Nishikawa 등에 의해 응용물리 제 63권 제11호(1994). pp. 1139-1142에 개시된 바 있으나, 이 기술 역시 반응 부산물의 측벽증착 문제, 낮은 식각율 등의 문제가 해결되고 않고 있는 실정에 있다.

제1도는 종래기술에 의한 강유전체 캐패시터의 제작에 있어서, 백금전극 식각시 야기되는 측벽 부착막의 형성요인을 설명하기 위한 도면을, 제2는 제1도의 백금전극 에칭 후 관측된 SEM(Scanning Electron Microscope) 단면 사진을 각각 나타낸다.

제1도에 도시한 바와 같이, 레지스트 패턴(PR)을 이용한 백금(100)에칭시 측벽 부착막(200)의 형성 요인은, ① 백금 반응생성물의 직접부착, ② 백금 반응생성물의 가스층(300) 경유의 부착, ③ 레지스트 반응생성물의 직접 부착, ④ 레지스트 반응생성물의 가스층(300) 경유의 증착, 및 ⑤ 에칭 가스에 기인한 부착 등이 있다.

즉, 부착 과정은 레지스트 패턴(PR)에 근접하여 발생되는 반응 생성물이 직접 부착하는 과정, 및 가스 플라즈마층(300)으로 방출된 반응생성물이 재 부착되는 과정으로 요약된다.

이러한 측벽부착막(200)은 레지스트 패턴(PR)의 에싱(ashing) 후에도 제2도의 관측사진에 도시한 바와 같이, 잔류되어 소자의 불량을 야기한다.

[발명의 요약]

본 발명은 이러한 기술적 배경하에서 안출된 것으로서, 그 목적은 상술한 강유전체 캐패시터에서 발생하는 전극 형성의 문제점을 해결하면서 캐패시터의 면적도 동시에 증가시킬 수 있는 반도체장치의 캐패시터 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명은 하기 단계들을 구비하여 적어도 하나의 강유전체 캐패시터를 제작하는 것을 특징으로 한다.

(a) 트랜지스터들이 형성된 반도체 기판상에 프러그(plug)를 형성하는 공정.

(b) 결과물 전면에 식각중지용 질화막과, 콘택 홀 형성용 산화막을 순차 증착하는 공정.

(c) 상기 프러그와의 콘택 및 스토리지 패턴의 입체화를 위한 콘택홀 형성 공정.

(d) 하부전극이 될 백금 증착공정.

(e) 산화막 증착 및 에치 백을 통하여 상기 콘택 홀내에 산화물 마스크를 형성하는 공정.

(f) 상기 산화물 마스크를 이용한 백금 식각공정.

(g) 상기 콘택 홀내의 산화물 마스크 및 상기 콘택홀 형성용 산화막을 동시에 제거하여 입체화된 하부전극을 형성하는 공정.

(h) 강유전막 및 상부전극을 순차적으로 형성하는 공정.

바람직하게, 상기 백금 증착공정 전에 상기 프러그내의 실리콘이 금속 내부로의 확산을 방지하기 위하여, 장벽 금속층을 형성하는 공정을 부가하는 것을 특징으로 한다.

또한, 상기 산화물 마스크 또는 콘택 홀 형성용 산화막은 BPSG(Borophosphorus Silica Glass). USG(Undoped Silica Glass), PE-SiH₄, PE-TEOS, SOG(Spin on Glass), HTO(High Temperature Oxide), 및 FOX(Flowable Oxide) 중의 어느 하나로 구성되는 것이 바람직하다.

바람직하게, 상기 산화물 마스크 및 상기 콘택홀 형성용 산화막을 동시에 제거하는 방법으로, 상기 질화막을 식각 중지막(Etch Stopper)로 이용한 습식 식각법(Wet Etching)을 사용하며, 상기 강유전막은 MOCVD(Metal Organic CVD) 방법으로 증착된 PZT(PbZiTiO₃) 또는 BST(BrSrTiO₃)로 이루어진 것을 특징으로 한다.

본 발명의 바람직한 실시예에 의하면, 통상의 포토레지스트를 마스크로 사용하지 않고 콘택 홀내에 매몰되어 피식각물인 백금과 단차없는 리세스된 산화물(Oxide)을 마스크로 사용하여 백금 전극 패터닝시 발생하는 측벽부착막의 형성을 방지함과 아울러 캐패시터를 입체적인 구조로 형성함으로써 제한된 셀 면적 내에서 충분한 캐패시턴스를 확보할 수 있다. 그 결과, Gbit-급 DRAM에 매우 유용하게 적용할 수 있다.

본 발명의 다른 특징 및 효과는 후술되는 실시예에 의해 보다 명확해 질 것이다.

[실시예]

제3도 내지 제13도는 본 발명의 실시예에 의한 백금 전극과 강유전체를 구비한 캐패시터의 제조방법을 각 단계별로 순차적으로 도시한 공정단면도이다.

제3도는 트랜지스터들이 형성된 반도체 기판(10) 상에 절연 및 평탄화를 위한 층간 절연막(17)을 형성하는 단계를 나타낸다.

구체적으로, 통상의 국부적 산화방법(LOCOS)를 이용하여 필드산화막(13)으로 소자의 활성영역을 한정한 후, 상기 활성영역에 게이트(15)와 소오스/드레인 영역을 형성한다. 이어, 결과물 전면에 층간절연막(17)을 증착한다.

제4도는 상기 트랜지스터의 소오스영역과의 접속을 위한 콘택홀(18a)을 형성하는 단계를 나타낸다.

제5도는 폴리실리콘 프러그(plug)(19) 형성 단계를 도시한 것으로서, 상기 접촉 홀(18a)을 충분히 피복할 수 있을 정도의 두께로 폴리실리콘을 도포한 후, 에치-백 또는 CMP(Chemical Mechanical Polishing) 기술을 이용하여 프러그(19)를 형성한다. 상기 프러그(19)는 폴리실리콘 대신에 텅스텐을 사용할 수도 있다.

제6도는 결과물 전면에 후속의 습식 식각 스토퍼(Stopper)로 사용될 질화막(SiN)(21)과, 콘택 홀 형성을 위한 산화막(23)을 차례로 증착하는 단계를 나타낸다.

이때, 상기 콘택 홀 형성용 산화막(23)은 BPSG(Borophosphorus Silica Glass), USG(Undoped Silica Glass), PE-SiH₄, PE-TEOS, SOG(Silicon on Glass), HTO(High Temperature Oxide), 또는 FOX(Flowable Oxide)를 사용할 수 있다.

제7도는 상기 프러그(19)와의 접속을 위한 콘택 홀(18b) 형성 단계를 나타낸다.

구체적으로, 소정의 마스크 패턴을 사용하여 상기 산화막(23)과 질화막(21)을 건식 식각하여 콘택 홀(18b)을 형성한다. 이 콘택 홀(18b)의 크기에 따라 후속의 스토리지 노드 패턴의 입체화가 결정된다.

제8도는 후 속의 백금 증착공정 전에 상기 프러그(19)내의 실리콘이 금속 내부로의 확산을 방지하기 위하여 장벽 금속층(25)을 형성하는 단계를 나타낸다.

백금(Pt)은 기판(10)이나 프러그(19)를 구성하고 있는 다결정 실리콘과의 접촉시 접촉부가 실리콘화(silicidation) 반응을 일으킨다. 접촉부가 실리콘화가 되면 실리콘은 백금 금속의 내부로 확산하여 유전층에 까지 영향을 미치게 된다. 따라서, 본 공정은 전극 물질의 실리콘화 반응을 억제하여 실리콘이 금속 전극 내부로 확산되는 것을 막기 위한 것이며, 주로 티타늄 나이트라이드 (TiN)와 같은 금속 질화물을 장벽층으로 사용한다.

제9도는 하부전극이 될 백금(27)을 증착하는 단계를 나타낸다.

제10도는 상기 백금(27)과 장벽 금속(25)이 형성된 콘택 홀(18b)내에 산화물 마스크(29)를 형성하는 단계를 나타낸다. 먼저, CVD를 이용하여 결과물 전면에 산화막을 증착한 후, 상기 콘택 홀(18b)외의 영역에 증착된 상기 백금(27)을 스토퍼로 사용한 에치 백(etch back)공정을 통하여 상기 콘택 홀내에 산화물 마스크(29)를 형성한다.

제11도는 상기 산화물 마스크(29)를 이용한 백금(27) 및 장벽층(25)을 이방성 식각하는 단계를 나타낸다.

본 발명의 백금 식각 공정에서는, 별도의 포토레지스트 패턴을 사용하는 대신에 상기 공정을 통하여 콘택 홀(18b) 내에 매립된 산화물(29)을 마스크로 사용하기 때문에, 반응 생성물에 의한 마스크 패턴의 측벽부착 문제를 해결할 수 있다.

제12도는 상기 콘택 홀내의 산화물 마스크(29)와 상기 콘택홀 형성용 산화막(23)을 동시에 제거하여 입체화된 하부전극 패턴(27a)을 형성하는 단계를 나타낸다.

상기 산화물 마스크(29)와 상기 콘택홀 형성용 산화막(23)을 동시에 제거하는 방법은, 공정 단순화 측면에서 별도의 마스크를 사용하지 않고, 상기 질화막(21)을 식각 중지막(Etch Stopper)로 이용한 습식 식각법(Wet Etching)을 사용하여 제거할 수 있다.

제13도는 상기 공정을 통하여 입체화된 하부전극 패턴(27a)이 형성된 결과물 상에 강유전막(31)과 상부전극(33)을 형성하는 단계를 나타낸다.

먼저, BST 또는 STO와 같은 고유전율의 유전물질을 증착하는 공정에 의해 강유전막(31)을 형성하는데, 이 증착 공정은, 통상 산소 분위기와 약 450℃의 저온에서의 금속유기물 화학기상증착(MOCVD)에 의해 진행되고, 증착 후 고온의 열처리 공정을 수반한다.

최종적으로, 상기 고유전막(31) 위에 상부전극(33) 예를 들면, 백금을 형성하는 공정을 수행하면, 차세대 Gbit-급 DRAM에 사용하기에 적합한 캐패시터가 제작된다.

이상 설명한 바와같이 본 발명에 의한 강유전체 캐패시터의 제작방법에 의하면, 통상의 포토레지스트를 마스크로 사용하지 않고 콘택홀내에 매몰되어 피식각물인 백금과 단차없이 리세스된 산화물(Oxide)을 마스크로 사용함으로써, 간단한 공정 개선에 의해 백금 전극 패터닝시 발생하는 측벽부착막의 형성을 방지할 수 있다.

또한, 스토리지 노드패턴을 입체적인 구조로 형성함으로써 제한된 셀 면적 내에서 충분한 캐패시턴스를 확보할 수 있다.

그 결과, Gbit-급 DRAM에 매우 유용하게 적용할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 가능함은 물론이다.

Claims

트랜지스터들이 형성된 반도체 기판상에 프러그(plug)를 형성하는 공정; 결과물 전면에 식각중지용 질화막과, 콘택 홀 형성용 산화막을 순차 증착하는 공정; 상기 프러그와의 콘택 및 스토리지 패턴의 입체화를 위한 콘택 홀 형성 공정; 하부전극이 될 백금 증착공정; 산화막 증착 및 에치 백을 통하여 상기 콘택 홀내에 산화물 마스크를 형성하는 공정; 상기 산화물 마스크를 식각 마스크로 이용한 백금 식각공정; 상기 콘택 홀내의 산화물 마스크 및 상기 콘택홀 형성용 산화막을 동시에 제거하여 입체화된 하부전극을 형성하는 공정; 및 강유전막 및 상부전극을 순차적으로 형성하는 공정으로 이루어진 강유전체 캐패시터 제조방법.
제1항에 있어서, 상기 백금 증착공정 전에 상기 프러그내의 실리콘이 금속 내부로의 확산을 방지하기 위하여, 장벽 금속층을 형성하는 공정을 부가하는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
제2항에 있어서, 상기 장벽 금속이 TiN로 이루어진 것을 특징으로 하는 강유전체 캐패시터의 제조방법;
제1항에 있어서, 상기 콘택 홀 형성용 산화막은 BPSG(Borophosphorus Silica Glass), USG(Undoped Silica Glass), PE-SiH₄, PE-TEOS, SOG(Silicon on Glass), HTO(High Temperature Oxide), 및 FOX(Flowable Oxide) 중의 어느 하나로 이루어진 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
제1항에 있어서, 상기 산화물 마스크 및 상기 콘택홀 형성용 산화막을 동시에 제거하는 방법은 상기 질화막을 식각 중지막(Etch Stopper)로 이용한 습식 식각(Wet Etching)을 사용하는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
제1항에 있어서, 상기 강유전막은 MOCVD(Metal Organic CVD)방법으로 증착된 PZT(PbZiTiO₃) 및 BST(BrSrTiO₃) 중의 어느 하나로 이루어진 것을 특징으로 하는 강유전체 캐패시터의 제조방법.