KR100345664B1 - 반도체 소자의 캐패시터 하부전극 형성방법 - Google Patents

반도체 소자의 캐패시터 하부전극 형성방법 Download PDF

Info

Publication number
KR100345664B1
KR100345664B1 KR1019990019825A KR19990019825A KR100345664B1 KR 100345664 B1 KR100345664 B1 KR 100345664B1 KR 1019990019825 A KR1019990019825 A KR 1019990019825A KR 19990019825 A KR19990019825 A KR 19990019825A KR 100345664 B1 KR100345664 B1 KR 100345664B1
Authority
KR
South Korea
Prior art keywords
forming
film
lower electrode
thermally stable
stable polymer
Prior art date
Application number
KR1019990019825A
Other languages
English (en)
Other versions
KR20000075304A (ko
Inventor
오수진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990019825A priority Critical patent/KR100345664B1/ko
Publication of KR20000075304A publication Critical patent/KR20000075304A/ko
Application granted granted Critical
Publication of KR100345664B1 publication Critical patent/KR100345664B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 MIM(metal-insulator-metal) 실린더형 캐패시터의 하부전극 형성 공정에 관한 것이다. 본 발명은 MIM 실린더형 캐패시터 형성 공정 중 희생산화막의 제거시 하부 층간절연막의 손실을 방지하기 위해 사용되는 베리어층을 사용하지 않는 반도체 소자의 캐패시터 하부전극 형성방법을 제공하는데 그 목적이 있다. 본 발명은 MIM 실린더 구조의 하부전극 형성을 위한 희생막으로 O2플라즈마를 사용하여 용이하게 제거할 수 있는 열안정성 폴리머를 이용함으로써 하부 층간절연막과의 식각 선택비를 높여 베리어층의 증착 및 식각 공정을 생략할 수 있도록 하며, CMP 공정시 실린더 내부를 보호하기 위하여 종래에 사용되던 포토레지스트를 대신하여 희생막용 폴리머와 동일한 폴리머를 사용하는 기술이다.

Description

반도체 소자의 캐패시터 하부전극 형성방법{method for forming bottom electrode of capacitor in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 MIM(metal-insulator-metal) 실린더형 캐패시터의 하부전극 형성 공정에 관한 것이다.
현재 양산중인 대부분의 메모리 소자에서는 통상 도핑된 폴리실리콘막을 캐패시터 전극 재료로 사용하고 있다. 그러나, 도핑된 폴리실리콘막을 사용할 경우, 600℃ 이상의 열공정을 필요로 하기 때문에 하부층의 써멀 버지트(thermal budget)를 증가시키는 문제점이 있었으며, 이에 차세대 초고집적 메모리 소자에서는 상/하부전극 재료로서 텅스텐(W), 텅스텐실리사이드(WSi), 질화티타늄(TiN) 등의 금속성 물질을 사용하는 MIM 실린더(cylinder)형 캐패시터의 적용이 유망하다.
첨부된 도면 도 1a 및 도 1b는 종래기술에 따른 MIM 실린더형 캐패시터의 하부전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래의 MIM 실린더형 캐패시터 형성 공정은, 우선 도 1a에 도시된 바와 같이 비트라인(도시되지 않음) 형성 공정까지 마친 실리콘 기판(10) 상에 층간절연막(11)을 증착하고 콘택홀을 형성한 다음, 콘택홀 내에 폴리실리콘 플러그(poly-silicon plug)(12) 및 플러그 Ti/TiN(13)을 형성하고, 후속 공정시 하부의 층간절연막(11)을 보호하기 위한 베리어 산화질화막(SiON)(14), 희생 산화막(15) 및 반사방지 산화질화막(16)을 차례로 증착한다. 이어서, 하부전극이 형성될 영역의 반사방지 산화질화막(16), 희생 산화막(15) 및 베리어 산화질화막(14)을 선택 식각하고, 전체구조 표면을 따라 텅스텐막(17)을 증착한 다음, 전체구조 상부에 실린더 내부를 보호하기 위한 포토레지스트(18)를 코팅한다.
다음으로, 도 1b에 도시된 바와 같이 화학·기계적 평탄화(CMP) 공정을 실시하여 반사방지 산화질화막(14)이 노출될 정도로 포토레지스트(18) 및 텅스텐막(17)을 연마하고 반사방지 산화질화막(14)을 식각하여 제거한 다음, 잔류하는 포토레지스트(18) 및 희생 산화막(15)을 제거한다.
상기와 같이 종래기술에서는 층간절연막(11)과 희생 산화막(15) 사이에 베리어층으로 산화질화막(SiON) 또는 질화막(SiN)을 사용하고 있다. 베리어층은 희생 산화막(15)의 습식 제거시 하부의 층간절연막(11)의 손실을 방지하기 위하여 거의 필수적으로 사용된다.
그러나, 이처럼 베리어층을 사용함에 따라 텅스텐막(17) 증착시 하부전극 형성 영역의 베리어층을 선택적으로 제거하기 위한 식각 공정이 추가되어야 하며, 또한, 하부전극 형성을 위하여 포토레지스트(18) 제거 후 희생 산화막(15)을 제거하기 위한 습식 식각시 사용되는 에천트(etchant)에 의해 층간절연막(11)과 텅스텐막(17)이 접촉하는 부분(A)에서 층간절연막(11)의 손실이 발생하게 되어 소자 형성 및 신뢰도 확보에 어려움을 주게 된다.
본 발명은 MIM 실린더형 캐패시터 형성 공정 중 희생 산화막의 제거시 하부 층간절연막의 손실을 방지하기 위해 사용되는 베리어층을 사용하지 않는 반도체 소자의 캐패시터 하부전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래기술에 따른 MIM(metal-insulator-metal) 실린더형 캐패시터의 하부전극 형성 공정도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 MIM 실린더형 캐패시터의 하부전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 층간절연막
22 : 폴리실리콘 플러그 23 : 플러그 Ti/TiN
24, 27 : 폴리머층 25 : 반사방지 산화질화막
26 : 텅스텐막
상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 반도체 소자의 캐패시터 하부전극 형성방법은, 소정의 하부층 공정을 마친 반도체 기판 상부에 콘택홀이 디파인된 층간절연막을 형성하는 제1 단계; 상기 콘택홀 내에 콘택 플러그를 형성하는 제2 단계; 상기 제2 단계를 마친 전체구조 상부에 희생막용 열안정성 폴리머를 코팅하는 제3 단계; 캐패시터 하부전극이 형성될 영역의 상기 열안정성 폴리머를 선택 식각하는 제4 단계; 상기 제4 단계를 마친 전체구조 표면을 따라 상기 캐패시터 하부전극용 전도막을 형성하는 제5 단계; 상기 제5 단계를 마친 전체구조 상부에 연마 희생막을 형성하는 제6 단계; 화학·기계적 평탄화 공정을 실시하여 상기 열안정성 폴리머 상부에 오버랩되는 상기 연마 희생막 및 상기 금속막을 연마해 내는 제7 단계; 및 상기 제7 단계 수행 후 잔류하는 상기 연마 희생막 및 상기 열안정성 폴리머를 제거하는 제8 단계를 포함하여 이루어진다.
즉, 본 발명은 MIM 실린더 구조의 하부전극 형성을 위한 희생막으로 O2플라즈마를 사용하여 용이하게 제거할 수 있는 열안정성 폴리머를 이용함으로써 하부 층간절연막과의 식각 선택비를 높여 베리어층의 증착 및 식각 공정을 생략할 수 있도록 하며, CMP 공정시 실린더 내부를 보호하기 위하여 종래에 사용되던 포토레지스트를 대신하여 희생막용 폴리머와 동일한 폴리머를 사용하는 기술이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 MIM 실린더형 캐패시터의 하부전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 MIM 실린더형 캐패시터 형성 공정은 우선, 도 2a에 도시된 바와 같이 비트라인(도시되지 않음) 형성 공정까지 마친 실리콘 기판(20) 상에 층간절연막(21)을 증착하고 콘택홀을 형성한 다음, 콘택홀 내에 폴리실리콘 플러그(22) 및 플러그 Ti/TiN(23)을 형성하고, 전체구조 상부에 폴리머(polymer)층(24)을 코팅한다. 이때, 폴리머층(24)은 하부전극의 실린더 구조를 형성하기 위한 희생막으로 코팅된 것으로, 후속 공정인 금속 증착 등에서 기인되는 400℃ 이상의 고온에서도 영향이 없는 열안정성 폴리머를 사용하는 것이 좋으며, 사용 가능한 물질로는 불소가 첨가된 폴리이미드(Fluorinated poly imide) 계열의 폴리머와 파릴렌 AF4(Parylene Aliphatic tetrafluorinated poly pxylyene), PTFE(Polytetrafluoroethylene), 폴리아릴렌 에테르(Poly arylene Ether) 등을 들 수 있다.
다음으로, 도 2b에 도시된 바와 같이 폴리머층(24) 상에 반사방지 산화질화막(25)을 증착하고, 반사방지 산화질화막(25) 및 폴리머층(24)을 선택 식각하여 하부전극 형성 영역을 오픈시킨 다음, 전체구조 표면을 따라 하부전극용 텅스텐막(26)을 증착하고, 전체구조 상부에 실린더 내부를 보호하기 위한 열안정성 폴리머층(27)을 코팅한다. 이때, 폴리머층(27)은 희생막으로 코팅된 폴리머층(24)과 동일한 물질을 사용한다.
이어서, 도 2c에 도시된 바와 같이 화학·기계적 평탄화(CMP) 공정을 실시하여 반사방지 산화질화막(25)이 노출될 정도로 폴리머층(27) 및 텅스텐막(26)을 연마해 내고 반사방지 산화질화막(25)을 식각하여 제거한다.
계속하여, 도 2d에 도시된 바와 같이 잔류하는 폴리머층(24, 27)을 동시에 제거한다. 폴리머층(24, 27)은 O2플라즈마를 사용한 건식 식각을 통해 용이하게 제거할 수 있다.
상기와 같은 공정은 폴리머층(24, 27)을 사용함으로써 희생막과 하부의 층간절연막(21)과의 식각 선택비를 높일 수 있게 되어 하부전극 형성을 위한 후속 식각 공정에서 발생할 수 있는 층간절연막(21)의 손실을 방지하기 위한 베리어층의 증착 및 식각 공정을 생략할 수 있다. 또한, 희생막용 폴리머(24)와 CMP 공정을 위한 폴리머(27)를 동일 물질로 구성함으로써 물성 평가 면에서 용이하며 원스텝(one-step)으로 제거가 가능하여 기존 습식 제거 공정에 수반되는 문제점을 방지할 수 있으며, 기존 공정에 비해 증착 및 식각 공정을 생략할 수 있어 경제성 및 공정 효율 측면에서 유리하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 실린더 구조의 하부전극 형성을 위한 희생막으로 열안정성 폴리머를 이용함으로써 하부 층간절연막과의 식각 선택비를 높여 베리어층의 증착 및 식각 공정을 생략할 수 있도록 하며, CMP 공정시 실린더 내부를 보호하기 위하여 종래에 사용되던 포토레지스트를 대신하여 희생막용 폴리머와 동일한 폴리머를 사용함으로써 공정 단순화에 기여할 수 있다. 이와 더불어 본 발명은 기존의 희생 산화막 제거를 위해 사용된 습식 식각에 따른 하부 층간절연막의 손실을 방지할 수 있어 소자의 신뢰도를 높일 수 있는 효과가 있다.

Claims (5)

  1. 소정의 하부층 공정을 마친 반도체 기판 상부에 콘택홀이 디파인된 층간절연막을 형성하는 제1 단계;
    상기 콘택홀 내에 콘택 플러그를 형성하는 제2 단계;
    상기 제2 단계를 마친 전체구조 상부에 희생막용 열안정성 폴리머를 코팅하는 제3 단계;
    캐패시터 하부전극이 형성될 영역의 상기 열안정성 폴리머를 선택 식각하는 제4 단계;
    상기 제4 단계를 마친 전체구조 표면을 따라 상기 캐패시터 하부전극용 전도막을 형성하는 제5 단계;
    상기 제5 단계를 마친 전체구조 상부에 연마 희생막을 형성하는 제6 단계;
    화학·기계적 평탄화 공정을 실시하여 상기 열안정성 폴리머 상부에 오버랩되는 상기 연마 희생막 및 상기 금속막을 연마해 내는 제7 단계; 및
    상기 제7 단계 수행 후 잔류하는 상기 연마 희생막 및 상기 열안정성 폴리머를 제거하는 제8 단계
    를 포함하여 이루어진 반도체 소자의 캐패시터 하부전극 형성방법.
  2. 제1항에 있어서,
    상기 연마 희생막이,
    열안정성 폴리머로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 열안정성 폴리머가,
    불소가 첨가된 폴리이미드(Fluorinated poly imide) 계열의 폴리머, 파릴렌 AF4(Parylene Aliphatic tetrafluorinated poly pxylyene), PTFE(Polytetrafluoroethylene), 폴리아릴렌 에테르(Poly arylene Ether) 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제8 단계에서,
    O2플라즈마를 이용한 건식 식각으로 상기 열안정성 폴리머를 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성방법.
  5. 제1항 또는 제2항에 있어서,
    상기 캐패시터 하부전극용 전도막이,
    텅스텐막, 텅스텐실리사이드막, 질화티타늄막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성방법.
KR1019990019825A 1999-05-31 1999-05-31 반도체 소자의 캐패시터 하부전극 형성방법 KR100345664B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990019825A KR100345664B1 (ko) 1999-05-31 1999-05-31 반도체 소자의 캐패시터 하부전극 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990019825A KR100345664B1 (ko) 1999-05-31 1999-05-31 반도체 소자의 캐패시터 하부전극 형성방법

Publications (2)

Publication Number Publication Date
KR20000075304A KR20000075304A (ko) 2000-12-15
KR100345664B1 true KR100345664B1 (ko) 2002-07-24

Family

ID=19588894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990019825A KR100345664B1 (ko) 1999-05-31 1999-05-31 반도체 소자의 캐패시터 하부전극 형성방법

Country Status (1)

Country Link
KR (1) KR100345664B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400247B1 (ko) * 2000-12-29 2003-10-01 주식회사 하이닉스반도체 반도체 메모리장치의 커패시터 하부전극 제조방법
KR100613573B1 (ko) * 2005-04-29 2006-08-16 매그나칩 반도체 유한회사 반도체 소자의 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668038A (en) * 1996-10-09 1997-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. One step smooth cylinder surface formation process in stacked cylindrical DRAM products
US5728618A (en) * 1997-06-04 1998-03-17 Vanguard International Semiconductor Corporation Method to fabricate large capacitance capacitor in a semiconductor circuit
JPH10144882A (ja) * 1996-11-13 1998-05-29 Oki Electric Ind Co Ltd 半導体記憶素子のキャパシタ及びその製造方法
US5843818A (en) * 1995-12-05 1998-12-01 Samsung Electronics Co., Ltd. Methods of fabricating ferroelectric capacitors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5843818A (en) * 1995-12-05 1998-12-01 Samsung Electronics Co., Ltd. Methods of fabricating ferroelectric capacitors
US5668038A (en) * 1996-10-09 1997-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. One step smooth cylinder surface formation process in stacked cylindrical DRAM products
JPH10144882A (ja) * 1996-11-13 1998-05-29 Oki Electric Ind Co Ltd 半導体記憶素子のキャパシタ及びその製造方法
US5728618A (en) * 1997-06-04 1998-03-17 Vanguard International Semiconductor Corporation Method to fabricate large capacitance capacitor in a semiconductor circuit

Also Published As

Publication number Publication date
KR20000075304A (ko) 2000-12-15

Similar Documents

Publication Publication Date Title
KR100614803B1 (ko) 커패시터 제조 방법
KR100533971B1 (ko) 반도체 소자의 캐패시터 제조방법
US6054391A (en) Method for etching a platinum layer in a semiconductor device
US6103623A (en) Method for fabricating a tungsten plug structure and an overlying interconnect metal structure without a tungsten etch back or CMP procedure
CN113380947A (zh) 一种半导体集成电路器件及其制造方法
KR100345664B1 (ko) 반도체 소자의 캐패시터 하부전극 형성방법
KR100924879B1 (ko) Ｍｉｍ 구조 커패시터 제조방법
US9472759B1 (en) Manufacturing method of phase change memory
KR100190055B1 (ko) 반도체 장치의 백금전극 제조방법
US7507623B2 (en) Fabricating method of semiconductor device
KR100641916B1 (ko) 반도체소자의 저장전극 형성방법
KR100413479B1 (ko) 반도체 소자의 커패시터 형성 방법
US6238970B1 (en) Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern
KR100945877B1 (ko) 반도체 소자의 커패시터 제조 방법
KR20000003511A (ko) 질화티타늄막을 이용한 반도체 소자의 캐패시터 형성 방법
KR100321733B1 (ko) 금속 비트라인 산화방지용 질화막을 적용한 반도체 소자제조방법
KR19990086156A (ko) 반도체소자의 제조방법
KR100500936B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100414376B1 (ko) 반도체소자의 커패시터 제조방법
KR100382553B1 (ko) 반도체 소자의 커패시터 형성 방법
KR100624926B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR20010063707A (ko) 반도체 소자의 캐패시터 제조 방법
KR100445069B1 (ko) 반도체 메모리 소자의 캐패시터 제조방법
KR20040008626A (ko) 실린더형 캐패시터의 제조 방법
KR20000044930A (ko) 반도체 소자의 캐패시터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee