KR100614803B1 - 커패시터 제조 방법 - Google Patents

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KR100614803B1
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Abstract

하부 전극이 금속 물질로 이루어지는 커패시터 제조 방법에서, 기판 상에 도전 패턴을 포함하는 층간 절연막을 형성하고, 층간 절연막 상에 제1 베리어막을 형성한다. 도전 패턴을 노출하는 개구부를 포함하는 몰드막을 형성하고, 개구부의 측벽에 제1 베리어막과 실질적으로 동일한 물질로 이루어진 제2 베리어막을 형성시킴으로서 제1 베리어막 및 제2 베리어막으로 이루어지는 베리어막 구조를 형성한다. 도전 패턴과 전기적으로 연결되고 베리어막이 외측벽을 감싸는 형상을 갖는 실린더형의 하부 전극을 형성한다. 하부 전극 상에 유전막 및 상부 전극을 각각 형성한다. 상기와 같은 방법에 의해 제조된 커패시터는 동작 불량이 감소되고 신뢰성이 향상될 수 있다.

Description

커패시터 제조 방법{Method for manufacturing a capacitor}
도 1은 커패시터와 전기적으로 연결되는 콘택 패드에 보이드가 발생한 상태를 보여주는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 커패시터를 나타내는 단면도이다.
도 3 내지 도 9는 도 2에 도시된 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 변형된 실시예를 나타내는 커패시터 단면도이다.
도 11 내지 도 14는 도 10에 도시된 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 소오스 영역
104, 204 : 제1 층간 절연막 106, 206 : 콘택 패드
108, 208 : 식각 저지막 110, 210 : 제1 베리어막
114a : 지지막 패턴 116 : 제2 커패시터 몰드막
118 : 개구부 120a, 214 : 제2 베리어막
122a, 216a : 커패시터 하부 전극 124, 218 : 희생막
126 : 마스크용 스페이서 128, 220 : 유전막
130, 222: 상부 전극
본 발명은 커패시터 제조 방법에 관한 것이다. 보다 상세하게는, 하부 전극이 금속 물질로 이루어지는 커패시터의 제조 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
일반적으로, DRAM과 같은 메모리 장치와 LOGIC장치에는 커패시터가 장착된다. 상기 커패시터는 고정 밀도이며 전압에 의존하지 않고 안정된 특성을 갖도록 형성되어야 한다. 상기 커패시터로서 PIP(polysilicon insulator polysilicon)구조를 갖는 커패시터가 범용적으로 사용되고 있다. 이는, 상기 폴리실리콘이 고온에서 안정하며 CVD 증착 기술이 확보되어 있기 때문에, 상기 PIP구조의 커패시터를 형성하기에 용이하기 때문이다.
그러나, PIP 구조의 커패시터는 가해지는 전압에 따라 커패시턴스의 특성이 변화하는 문제가 있다. 구체적으로, 하부 전극 및 상부 전극을 도핑된 폴리실리콘으로 사용하기 때문에, 전압을 가할 시에 상기 하부 전극과 절연막의 계면 및 상기 상부 전극과 절연막의 계면에 공핍층이 형성된다. 상기 공핍층이 형성됨에 따라, 상기 커패시터 절연막의 두께가 증가되는 효과를 나타낸다. 때문에, 안정적인 커패시턴스를 확보하기가 어렵다. 더구나, 최근의 90㎚이하의 디자인 룰을 갖는 고집적화된 반도체 장치에 상기 PIP구조의 커패시터를 채용하는 경우에는 원하는 커패시턴스를 만족시키기가 어려운 실정이다.
이러한 문제점을 극복하기 위해 최근에는 금속 물질을 전극으로 사용하는 MIM 구조의 커패시터가 개발되고 있다. 이하에서는, 반도체 장치에서 실린더형의 MIM 커패시터를 제조하는 방법에 대해 간단히 설명하고자 한다.
기판에 하부 층간 절연막을 형성하고, 상기 하부 층간 절연막 내에 커패시터의 하부 전극과 접속하기 위한 콘택 패드를 형성한다. 상기 콘택 패드는 통상적으로 폴리실리콘으로 이루어진다. 상기 콘택 패드를 금속으로 형성하는 경우에는 후속의 고온 열 공정에서 금속이 녹거나 확산될 수 있으므로, 상기 콘택 패드를 금속으로 형성하는데는 다소 어려움이 있다.
이어서, 상기 콘택 패드 상에 금속 물질로 이루어지는 실린더형의 하부 전극을 형성한다.
그런데, 상기 폴리실리콘으로 이루어지는 콘택 패드와 금속으로 이루어지는 커패시터 하부 전극는 서로 접촉하여 전기적으로 연결되어 있어서 갈바닉 커플 구조를 갖게 된다. 상기 갈바닉 커플 구조는 서로 다른 2개의 금속 물질이 서로 접속 된 구조를 의미하며, 상기 구조를 갖는 경우에는 어느 하나의 금속 물질이 외부 환경에 의해 쉽게 부식되어 전해액으로 녹아내리게 된다. 예를 들어, 상기와 같이 콘택 패드와 하부 전극이 접촉하는 구조의 경우에는, 습식 세정 또는 습식 식각 공정에서 사용되는 케미컬에 의해 상기 금속과 접촉하고 있는 상기 폴리실리콘이 매우 빠르게 녹아내리게 된다.
따라서, 상기 커패시터의 하부 전극을 형성하기 위한 리프트 오프 공정 시에 사용되는 케미컬이 하부의 콘택 패드 부위에 침투하여 급속도로 상기 콘택 패드가 식각된다. 이로 인해, 상기 콘택 패드에는 보이드가 발생된다.
도 1은 커패시터와 전기적으로 연결되는 콘택 패드에 보이드가 발생한 상태를 보여주는 단면도이다.
도 1에 도시된 커패시터는 콘택 패드(14) 상에 실린더형의 커패시터 하부 전극(18)이 구비되고, 상기 커패시터 하부 전극(18) 상에 유전막(20) 및 상부 전극(22)이 구비된다.
도 1에 도시된 것과 같이, 상기 콘택 패드(14)에 보이드(16)가 발생하는 경우에는 상기 콘택 패드(14)와 커패시터 하부 전극(18)간의 저항이 증가되어 정상적으로 동작이 수행되지 않는다. 또한, 상기 콘택 패드(14)의 보이드(16)가 매우 큰 경우 상기 커패시터 하부 전극(18)이 지지되지 않아서 상기 커패시터 하부 전극(18)이 쓰러지는 등의 불량이 발생하게 된다.
상기와 같이, 케미컬이 막 내에 침투하는 것을 최소화하기 위한 종래의 기술로는 한국 공개 특허 2001-046630 및 미국 등록 특허 6,656,784호 등을 예로 들 수 있다. 상기 한국 공개 특허 2001-046630은 몰드막에 형성되어 있는 콘테이브 홈의 측벽을 플라즈마 질화 열처리함으로서 습식 식각액에 의한 침투를 방지한다. 그러나, 상기 플라즈마 질화 처리를 수행하여 상기 콘테이브 홈 표면에 질소 원자를 유입하더라도 습식 식각액에 의한 침투를 완전하게 막을 수는 없다. 또한, 상기 콘테이브 홈의 측벽에만 표면 처리되기 때문에 커패시터 하부의 콘택 패드로 습식 식각액이 침투하는 것을 방지하기는 어렵다.
또한, 상기 미국 등록 특허 6,656,784호는 제1 및 2 베리어막 상에 몰드 산화층을 형성하고, 상기 몰드 산화층에 콘택홀을 형성하고, 상기 콘택홀 측벽에 제3 베리어막을 형성한 후 루테늄 하부 전극을 형성하는 공정을 개시하고 있다. 그러나, 상기 베리어막은 도전성을 갖는 티타늄 질화물로 이루어지므로 후속에서 상기 베리어막을 제거하는 공정이 필수적으로 요구된다. 이 때, 상기 티타늄 질화막이 부분적으로 남아있게 되면 이웃하는 커패시터들 간이 브릿지 되는 불량이 발생하게 된다. 더구나, 상기 티타늄 질화막을 제거할 시에 사용되는 식각 가스들에 의해 상기 하부 전극 아래의 콘택 패드가 어택(attack)을 받게 된다.
삭제
본 발명의 목적은 하부 콘택 패드의 손상을 감소시킬 수 있는 커패시터제조 방법을 제공하는데 있다.
삭제
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 커패시터 제조 방법은, 우선 기판 상에 도전 패턴을 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 상에 제1 베리어막을 형성한다. 상기 도전 패턴을 노출하는 개구부를 포함하는 몰드막을 형성한다. 상기 개구부의 측벽에 상기 제1 베리어막과 실질적으로 동일한 물질로 이루어진 제2 베리어막을 형성시킴으로서, 상기 제1 베리어막 및 제2 베리어막으로 이루어지는 베리어막 구조를 형성한다. 상기 도전 패턴과 전기적으로 연결되고 상기 베리어막이 외측벽을 감싸는 형상을 갖는 실린더형의 하부 전극을 형성한다. 이어서, 상기 하부 전극 상에 유전막 및 상부 전극을 각각 형성한다.
본 발명의 일 실시예에 의하면, 우선 기판 상에 도전 패턴을 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 상에 제1 베리어막을 형성한다. 상기 제1 베리어막 상에 제1 몰드막, 지지막 및 제2 몰드막을 형성한다. 상기 제2 몰드막, 지지막, 제1 몰드막 및 제1 베리어막을 부분적으로 식각하여 상기 도전 패턴을 노출하는 개구부를 형성한다. 상기 개구부의 측벽에 상기 제1 베리어막과 실질적으로 동일한 물질로 이루어진 제2 베리어막을 형성시킴으로서, 상기 제1 베리어막 및 제2 베리어막으로 이루어지는 베리어막 구조를 형성한다. 상기 도전 패턴과 전기적으로 연결되고 상기 베리어막이 외측벽을 감싸는 형상을 갖는 실린더형의 하부 전극을 형성한다. 상기 지지막을 부분적으로 식각하여 상기 실린더형의 하부 전극의 외측벽을 둘러싸면서 이웃하는 실린더형의 하부 전극을 서로 연결시키는 메쉬형의 지지 패턴을 형성한다. 이어서, 상기 하부 전극 상에 유전막 및 상부 전극을 각각 형성한다.
본 발명에 따른 커패시터는 실린더형의 하부 전극의 외벽이 제2 베리어막이 감싸는 형상을 갖고 있고, 상기 층간 절연막 상에도 제1 베리어막이 형성되어 있다. 따라서, 상기 베리어막 구조에 의해 케미컬이 침투할 수 있는 취약한 부분을 봉인(seal)하여, 상기 하부 전극과 전기적으로 접속하는 도전 패턴으로 케미컬이 침투하는 것을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 커패시터를 나타내는 단면도이다.
도 2를 참조하면, 소자 분리막(도시안됨)에 의해 액티브 영역이 정의되어 있는 기판이 구비된다. 상기 기판에는 소오스/드레인 및 게이트로 이루어진 트랜지스터(도시안됨)가 구비된다. 본 실시예에서는, 소오스/드레인 중 어느 한 영역이 커패시터와 전기적으로 연결되어 진다. 이하에서는, 소오스 영역(102)과 커패시터가 연결되는 것으로 하여 설명한다.
상기 기판 상에는 상기 트랜지스터를 매립하는 제1 층간 절연막(104)이 구비 된다. 상기 제1 층간 절연막(104)은 실리콘 산화물로 이루어지며, 구체적으로 BPSG, USG, PSG, TEOS, SOG 또는 HDP-CVD 산화물 등으로 이루어질 수 있다.
상기 제1 층간 절연막(104)에는 상기 소오스(102)와 접속하는 콘택 패드(106)가 형성되어 있다. 상기 콘택 패드(106)는 폴리실리콘 물질로 이루어질 수 있다. 또는, 상기 콘택 패드는 텅스텐과 같은 녹는점이 높은 금속 물질로 이루어질 수도 있다.
상기 제1 층간 절연막(104) 상에는 식각 저지막(108)이 형성되어 있다. 상기 식각 저지막(108)은 실리콘 산화물과의 식각 선택비를 갖는 실리콘 질화물로 이루어질 수 있다. 상기 식각 저지막(108)은 상기 콘택 패드의 상부면에는 형성되어 있지 않다.
상기 콘택 패드(106)와 전기적으로 접속하는 실린더형의 하부 전극(122a)이 구비된다. 상기 실린더형의 하부 전극(122a)은 금속 물질로 형성된다. 상기 실린더형의 하부 전극(122a)을 형성하기 위해서는 증착되는 금속 물질의 스텝 커버러지 특성이 충분히 확보되어야 한다. 예를 들어, 상기 하부 전극(122a)은 티타늄/티타늄 질화막이 적층된 형태를 가질 수 있다. 상술한 바와 같이, 콘택 패드(106) 및 하부 전극(122a)의 계면이 폴리실리콘 및 티타늄/티타늄 질화막의 이종의 도전성 물질로 형성되는 경우 갈바닉 커플 구조를 이루게 된다. 이와 같은 갈바닉 커플 구조는 케미컬과 같은 외부 환경에 의해 부식 속도가 크게 증가하는 특성을 보인다. 예를 들면, 케미컬이 벌크(bulk) 하부 전극(122a)을 통하여 상기 콘택 패드(106)로 직접적으로 침투하거나 또는 콘택 패드(106) 상의 막들 사이의 부실한 계면을 통해서 케미컬이 침투할 수 있다. 이같은 경우에, 상기 케미컬은 전기분해의 도선 역할을 하게 되어 갈바닉 커플 구조에서 전위가 낮은 상기 콘택 패드(106)가 급격하게 부식된다. 따라서, 상기 콘택 패드(106) 상에 상기 케미컬의 침투를 방지하기 위한 제1 베리어막(110) 및 제2 베리어막(120a)을 포함하는 베리어막 구조가 구비된다.
상기 식각 저지막(108) 상에 제1 베리어막(110)이 형성되어 있다. 상기 제1 베리어막(110)은 실리콘 산화물과 특정한 식각 조건에서 식각 선택비를 갖는 절연 물질로서 형성된다. 좀 더 상세하게 설명하면, 상기 제1 베리어막(110)은 상기 실리콘 산화물을 식각하기 위한 식각 조건에서는 거의 식각되지 않는 절연 물질로서 형성된다. 구체적으로, 상기 제1 베리어막(110)은 하프늄 산화물(HfO2), 실리콘 질 화물, 반사 방지용 코팅 물질(ARC, anti-reflect coating) 등으로 이루어질 수 있다. 상기 제1 베리어막(110)은 표면은 플라즈마 처리되거나 열처리되어 있다.
또한, 상기 실린더형의 하부 전극(122a) 외측벽에는 제2 베리어막(120a)이 형성되어 있다. 상기 제2 베리어막(120a)은 실리콘 산화물과 특정한 식각 조건에서 식각 선택비를 갖는 절연 물질로서 형성된다. 좀 더 상세하게 설명하면, 상기 제2 베리어막(120a)은 실리콘 산화물을 식각하기 위한 식각 조건에서는 거의 식각되지 않는 절연 물질로서 형성된다. 구체적으로, 상기 제2 베리어막(120a)은 하프늄 산화물, 실리콘 질화물, 반사 방지용 코팅 물질 등으로 이루어질 수 있다. 상기 제2 베리어막(120a)은 표면이 플라즈마 처리되거나 열처리되어 있다.
상기 제2 베리어막(120a)은 상기 제1 베리어막(110)과 동일한 물질로 형성될 수도 있고 서로 다른 물질로 형성될 수도 있다. 바람직하게는, 상기 제2 베리어막(120a)은 상기 제1 베리어막(110)과 동일한 물질로 형성되어 있다.
상기 제1 베리어막(110) 및 제2 베리어막(120a)은 서로 연결되어 있다. 이하에서는, 상기 제1 베리어막(110) 및 제2 베리어막(120a)을 통칭하여 베리어 구조라 하면서 설명한다. 상기 베리어 구조는 상기 실린더형의 하부 전극(122a) 외측벽 및 상기 층간 절연막(104)의 상부면에 구비된다. 상기 베리어 구조는 하부로 케미컬들이 유입되는 것을 최소화하기 위하여 구비된다.
상기 실린더형의 하부 전극(122a)의 외측벽의 일부분을 둘러싸면서 이웃하는 실린더형의 하부 전극(122a)을 서로 연결시키는 메쉬(mesh)형의 지지막 패턴(114a)이 더 구비된다. 상기 지지막 패턴(114a)은 실리콘 질화물로 형성될 수 있다.
상기 실린더형의 하부 전극(122a) 상에 유전막(128) 및 상부 전극(130)이 형성되어 있다. 상기 유전막(128)은 고유전율을 갖는 금속 산화물로 이루어진다. 구체적으로, 상기 유전막(128)은 하프늄 산화물 또는 티타늄 산화물로 형성될 수 있다. 그리고, 상기 상부 전극(132)은 폴리실리콘 또는 금속 물질로 이루어질 수 있다.
상기와 같이, 본 발명에 의한 커패시터는 실린더형의 하부 전극의 외측벽 및 식각 저지막 상부면에 베리어막 구조가 형성되어 있으므로 커패시터 제조 공정 중에 케미컬이 콘택 패드로 침투하는 것을 최소화할 수 있다. 이에 따라, 하부의 콘택 패드가 손상되는 것을 최소화할 수 있다. 또한, 상기 하부 콘택 패드의 손상에 의해 발생되는 커패시터의 동작 불량이 감소된다.
도 3 내지 도 9는 도 2에 도시된 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체 기판(100)에 셸로우 트렌치 소자 분리 공정을 수행하여 소자간 분리를 위한 소자 분리막(도시안됨)을 형성한다. 상기 소자 분리막이 형성되어 있는 기판에 소오스/드레인 및 게이트로 구성되는 트랜지스터(도시안됨)를 형성한다.
이어서, 상기 트랜지스터를 매립하는 제1 층간 절연막(104)을 형성한다. 디램 장치를 형성하는 경우에는, 상기 제1 층간 절연막(104) 상에 비트 라인(도시안됨)을 형성하고 상기 비트 라인을 절연 물질로 매립하는 공정을 더 수행한다.
상기 제1 층간 절연막(104)을 부분적으로 식각하여 상기 소오스/드레인 중 어느 한 부분을 노출시키는 콘택홀(도시안됨)을 형성한다. 상기 콘택홀의 상부는 상기 콘택홀의 하부에 비해 더 넓은 개구 사이즈를 가질 수 있다. 다음에, 상기 콘택홀 내부에 도전성 물질을 채워넣고 평탄화함으로서, 커패시터 콘택 패드(106)를 형성한다. 상기 커패시터 콘택 패드(106)는 폴리실리콘 물질로 이루어지는 것이 일반적이다. 그러나, 상기 콘택 패드(106)는 텅스텐과 같은 녹는점이 높은 금속 물질로 이루어질 수 있다. 본 실시예에서는 상기 콘택 패드(106)가 폴리실리콘 물질로 이루어지는 것으로 한정하여 설명한다.
상기 콘택홀이 상부가 하부에 비해 더 넓은 개구 사이즈를 갖는 경우, 상기 콘택 패드(106)는 상부 폭이 하부 폭에 비해 증가되는 형상을 갖는다. 이 경우, 후속의 커패시터 하부 전극과 접촉하는 부위가 증가되어 커패시터와의 얼라인 마진을 확보할 수 있다.
다음에, 상기 제1 층간 절연막(104) 및 콘택 패드(106) 상에 식각 저지막(108)을 형성한다. 상기 식각 저지막(108)은 후속에 형성되는 몰드막들과 식각 선택비를 갖는 물질로서 형성할 수 있다. 구체적으로, 상기 식각 저지막(108)은 실리콘 산화물과 식각 선택비를 갖는 실리콘 질화막으로 형성할 수 있다.
상기 식각 저지막(108)상에, 이 후에 사용되는 케미컬이 하부막으로 침투하는 것을 방지하기 위하여 제1 베리어막(110)을 형성한다. 상기 제1 베리어막(110)은 실리콘 산화물과의 식각 선택비를 갖는 절연 물질을 증착시켜 형성한다. 구체적으로, 상기 제1 베리어막(110)은 금속 산화물, 실리콘 질화물 또는 반사 방지용 코 팅 물질을 증착시켜 형성할 수 있다. 상기 제1 베리어막(110)으로 사용될 수 있는 금속 산화물의 예로서는 하프늄 산화물 및 알루미늄 산화물을 들 수 있다. 상기 제1 베리어막(110)은 화학 기상 증착 방법에 의해 형성할 수 있다. 그러나, 상기 제1 베리어막(110)이 금속 산화물로 형성되는 경우에는 원자층 적층 방법에 의해서 형성할 수도 있다.
상기 제1 베리어막(110)의 케미컬의 침투 방지 효과를 더욱 향상시키기 위해 상기 제1 베리어막(110)을 표면 처리한다. 상기 표면 처리의 예로서는 플라즈마 처리 또는 열처리를 들 수 있다. 상기 플라즈마 처리 및 열처리는 NH3 또는 산소(O2) 분위기하에서 수행할 수 있다. 또한, 상기 플라즈마 처리 및 열처리 온도는 360 내지 440℃이다. 상기 플라즈마 처리 및 열처리 온도가 360℃ 이하로 수행되면 막의 표면 처리 효과가 감소되고, 상기 플라즈마 처리 및 열처리 온도가 440℃ 이상으로 수행되면 후속의 금속막 형성 공정의 진행이 어려워진다. 상기 제1 베리어막(110) 증착 공정 및 상기 표면 처리 공정은 인시튜(in-situ)로 진행될 수 있다.
상기 표면 처리를 수행함으로서 막질이 더욱 치밀해지게 되고 이로 인해 케미컬의 침투 방지 효과가 더욱 향상된다. 그러나, 공정의 단순화를 위해 상기 플라즈마 처리 또는 열처리 공정을 생략할 수도 있다.
상기 제1 베리어막(110) 상에 제1 커패시터 몰드막(112)을 형성한다. 상기 제1 커패시터 몰드막(112)은 실리콘 산화물로 형성할 수 있다. 구체적으로, 상기 제1 커패시터 몰드막(112)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성할 수 있다. 또한, 상기한 물질들을 2층 이상 적층하여 형성할 수도 있 다. 상기 제1 커패시터 몰드막(112)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 제1 커패시터 몰드막(112)의 두께에 의하여 주로 결정되므로, 요구되는 캐패시턴스를 갖는 커패시터를 형성하기 위하여 제1 커패시터 몰드막(112)의 두께를 적절하게 조절할 수 있다.
상기 제1 커패시터 몰드막(112) 상에 커패시터 지지막(114)을 형성한다. 상기 지지막(114)은 제1 커패시터 몰드막(112) 및 후속에 형성되는 몰드막(즉, 제2 커패시터 몰드막, 116)에 대해 식각 선택비를 갖는 물질로서 형성한다. 좀 더 상세히 설명하면, 상기 제1 커패시터 몰드막(112) 및 상기 제2 커패시터 몰드막(116)은 특정 에천트를 적용하였을 경우 상기 커패시터 지지막(114)보다 빠른 식각 속도를 가져야 한다. 바람직하게는, 상기 제1 및 제2 커패시터 몰드막(112, 116)과 지지막(114) 사이의 식각 선택비는 약 200:1 이상이어야 한다. 구체적으로, 상기 커패시터 지지막(114)은 실리콘 질화막으로 형성할 수 있다.
상기 커패시터 지지막(114) 상에 제2 커패시터 몰드막(116)을 형성한다. 상기 제2 커패시터 몰드막(116)은 상기 제1 커패시터 몰드막(112)과 특정 에천트에 대하여 실질적으로 동일한 식각 속도를 갖는 물질로 형성되는 것이 바람직하다. 상기 제2 커패시터 몰드막(116)은 실리콘 산화물로 형성할 수 있으며, 구체적으로 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성할 수 있다.
상기 제2 커패시터 몰드막(116), 커패시터 지지막(114) 및 제1 커패시터 몰드막(116), 제1 베리어막(110) 및 식각 저지막(108)을 부분적으로 식각함으로써, 하부의 콘택 패드(106)의 상부면을 노출시키는 개구부(118)을 형성한다. 상기 개구 부(118)을 형성할 시에, 개구부(118) 저면에 식각 저지막(108)이 전혀 남아있지 않도록 하기 위해서 상기 막들을 과도 식각한다. 때문에, 상기 식각 공정에서 상기 콘택 패드(106) 상부면도 다소 식각된다.
도 4를 참조하면, 상기 개구부(118)의 측벽 및 표면과 상기 제2 커패시터 몰드막(116) 상부면에 제2 예비 베리어막(120)을 형성한다. 상기 제2 예비 베리어막(120)은 상기 개구부(118) 내부를 메우지 않도록 하면서 상기 개구부(118)의 프로파일을 따라 형성되어야 한다. 상기 제2 예비 베리어막(120)은 이 후 공정에서 사용되는 케미컬이 하부 막으로 침투하는 것을 방지하기 위하여 형성되는 막이다. 상기 제2 예비 베리어막(120)은 실리콘 산화물과의 식각 선택비를 갖는 절연 물질을 증착시켜 형성한다. 구체적으로, 상기 제2 예비 베리어막(120)은 금속 산화물, 실리콘 질화물 또는 반사 방지용 코팅 물질을 증착시켜 형성할 수 있다. 상기 제2 예비 베리어막(120)으로 사용될 수 있는 금속 산화물의 예로서는 하프늄 산화막 및 알루미늄 산화물을 들 수 있다.
이 때, 상기 제2 예비 베리어막(120)은 커패시터 유전막의 역할을 동시에 수행한다. 따라서, 상기 제2 예비 베리어막(120)이 지나치게 두꺼워질 경우 상기 커패시터의 축적용량이 감소되는 문제가 있다. 때문에, 상기 제2 베리어막(120)은 케미컬의 침투를 방지할 수 있는 최소한의 두께로 형성되는 것이 바람직하다. 구체적으로, 상기 제2 예비 베리어막(120)은 100Å이내의 두께로 형성된다.
상기 제2 예비 베리어막(120)의 케미컬의 침투 방지 효과를 더욱 향상시키기 위해 상기 제2 예비 베리어막(120)을 표면 처리한다. 상기 표면 처리의 예로서는 플라즈마 처리 또는 열처리를 들 수 있다. 상기 플라즈마 처리 및 열처리는 NH3 또는 산소 분위기 하에서 수행할 수 있다. 또한, 상기 플라즈마 처리 및 열처리 온도는 360 내지 440℃이다. 상기 플라즈마 처리 및 열처리 온도가 360℃ 이하로 수행되면 막의 표면 처리 효과가 감소되고, 상기 플라즈마 처리 및 열처리 온도가 440℃ 이상으로 수행되면 후속의 금속막 형성 공정의 진행이 어려워진다. 상기 제2 예비 베리어막(120) 증착 공정 및 상기 표면 처리 공정은 인시튜로 진행될 수 있다.
상기와 같은 표면 처리를 함으로서 막질이 더욱 치밀해지게 되고 이로 인해 케미컬의 침투 방지 효과가 더욱 향상된다. 그러나, 공정의 단순화를 위해 상기 플라즈마 처리 또는 열처리 공정을 생략할 수도 있다.
도 5를 참조하면, 상기 제2 예비 베리어막(120)을 부분적으로 이방성 식각하여 상기 개구부(118) 측벽에 선택적으로 제2 베리어막(120a)을 형성한다. 즉, 상기 이방성 식각 공정은 상기 개구부(118) 저면에 형성되어 있는 제2 예비 베리어막(120) 및 상기 제2 몰드막(116) 상부면에 형성되어 있는 제2 예비 베리어막(120)이 선택적으로 식각되도록 수행한다. 상기 공정에 의해, 상기 개구부(118) 저면에는 콘택 패드(106)의 상부면이 노출된다.
상기 제1 베리어막(110) 및 제2 베리어막(120a)은 서로 연결된 형상을 갖는다. 이하에서는, 상기 제1 베리어막(110) 및 제2 베리어막(120a)을 통칭하여 베리어 구조라 하면서 설명한다. 즉, 상기 베리어 구조는 상기 실린더형의 하부 전극 외측벽 및 상기 층간 절연막의 상부면에 위치한다. 개구부(118)의 부위를 잘랐을때의 단면에서, 상기 베리어 구조는 L자 형상을 갖는다.
도 6을 참조하면, 상기 제2 베리어막(120a)이 형성되어 있는 개구부(118)의 내부면 및 상기 제2 몰드막(116) 상에, 금속 물질로서 하부 전극막(122)을 형성한다. 상기 하부 전극막(122)은 상기 개구부(118) 내부를 완전히 메우지 않도록 상기 개구부(118)의 프로파일을 따라 형성되어야 한다. 상기 하부 전극막(106)은 예를 들어 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 증착하여 형성하거나 또는 이들을 적층한 구조로 형성할 수 있다. 상기와 같이, 하부 전극막(106)을 폴리실리콘 물질을 사용하여 형성하지 않고 금속 물질을 사용하여 형성하는 경우에는 커패시턴스를 더 증가시킬 수 있다. 본 실시예에서는. 금속 원자의 확산을 방지하기 위한 베리어막으로서 티타늄막을 형성하고 상기 티타늄막 상에 티타늄 질화막을 형성하는 것으로 한정하여 설명한다.
상기 하부 전극막(122)은 높은 종횡비를 갖는 개구부(118)의 프로파일을 따라 형성되어야 하므로 스텝 커버러지 특성이 양호한 증착 방법에 의해 형성하여야 한다. 구체적으로, 상기 하부 전극막(122)은 CVD 방법 또는 ALD방법에 의해 형성한다.
상기 티타늄/티타늄 질화막을 CVD 방법에 의해 형성하기 위해서는 소오스 가스로서 TiCl4 및 NH3를 사용할 수 있다. 또한, 상기 공정을 수행하기 위한 온도는 360 내지 440℃이다. 상기와 같이 티타늄/티타늄 질화막을 형성하는 경우에는 상기 티타늄/티타늄 질화막이 주상 구조(columnar)를 갖는다.
다른 방법으로, 상기 티타늄/티타늄 질화막을 형성하는 소오스 가스로서 TDMAT(tetrakis-dimethyl-amino-titanium)를 사용할 수 있다. 이 경우, 상기 티타 늄/티타늄 질화막은 다분자 구조를 갖는다.
상기 두가지 방법으로 티타늄/티타늄 질화막을 형성하는 경우, 상기 TiCl4 및 NH3를 소오스 가스로 사용하여 형성된 티타튬/티타늄 질화막의 저항이 더 낮은 장점이 있다. 그러나, 상기 TiCl4 및 NH3를 소오스 가스로 사용하여 형성된 티타튬/티타늄 질화막은 주상 구조를 갖고 있어 그레인 바운더리를 통해 케미컬이 용이하게 침투할 수 있는 문제를 갖는다. 더구나, 상기 콘택 패드와 상부 전극막이 서로 다른 도전성 물질로 형성되는 경우 발생되는 갈바니 커플에 의해, 상기 콘택 패드를 이루는 폴리실리콘은 상기 침투되는 케미컬에 의해 매우 빠르게 식각되어 불량을 유발시킨다. 상기 공정 불량은 주상 구조를 갖는 티타늄/티타늄 질화막으로 하부 전극막을 형성하는 경우 더욱 빈번하게 발생되지만, 다분자 구조를 갖는 티타늄/티타늄 질화막으로 하부 전극막을 형성하는 경우에도 상대적으로 작은 빈도로 발생된다.
다음에, 상기 개구부(118) 내부를 완전히 채우도록 희생막(124)을 형성한다. 상기 희생막(124)은 실리콘 산화물로 형성할 수 있으며, 구체적으로 갭필 특성이 우수한 PSG, USG, BPSG 또는 SOG를 사용하여 형성할 수 있다.
도 7을 참조하면, 먼저 상기 희생막(124)을 CMP공정에 의해 부분적으로 제거하여 상기 하부 전극막(122)을 표면에 노출시킨다. 다음에, 노출된 상기 하부 전극막(122)을 부분적으로 제거함으로서, 상기 하부 전극막(122)의 노드를 분리시켜 상기 개구부(118) 내에 하부 전극(122a)을 형성한다. 상기 하부 전극막(122)을 부분적으로 제거하는 공정은 CMP공정 또는 전면 에치백 공정으로 진행될 수 있다.
다음에, 상기 커패시터 지지막(114)이 표면에 노출될때까지 상기 희생막(124)을 부분적으로 식각한다.
도 8을 참조하면, 노출되어 있는 상기 커패시터 지지막(114), 제2 베리어막(120a), 하부 전극(122a) 및 희생막(124a) 표면상에 스페이서용 막(도시안됨)을 형성한다. 상기 스페이서용 막은 특정한 케미컬을 사용하였을 경우 상기 희생막(124) 및 제1 커패시터 몰드막(112)과의 식각 속도가 거의 동일한 절연 물질로 형성하는 것이 바람직하다. 따라서, 상기 스페이서용 막은 실리콘 산화물로 형성한다.
다음에, 상기 스페이서용 막을 이방성으로 식각하여 상기 노출된 하부 전극(122a) 및 제2 베리어막(114)의 외측벽에 마스크용 스페이서(126)를 형성한다. 상기 이방성 식각 공정을 수행하면, 상기 개구부(118) 사이의 간격이 상대적으로 넓은 부위에 위치하는 상기 커패시터 지지막(114)은 외부에 노출된다. 그러나, 상기 개구부(118)간의 간격이 상대적으로 좁은 부위에는 상기 스페이서용 막이 두껍게 형성되어 있기 때문에, 상기 식각 공정을 수행하더라도 상기 커패시터 지지막(114)이 외부에 노출되지 않게 된다.
다음에, 상기 마스크용 스페이서(126)를 식각 마스크로 사용하여 상기 커패시터 지지막(114)을 식각함으로써 상기 커패시터 하부 전극(122a)을 링 형상으로 감싸는 메쉬형의 지지막 패턴(114a)을 형성한다. 상기 지지막 패턴(114a)에 의해 상기 하부 전극(122a)이 구조적으로 안정되어 상기 하부 전극(122a)의 쓰러짐 등의 문제를 감소시킬 수 있다.
도 9를 참조하면, 상기 희생막(124a), 제1 커패시터 몰드막(112) 및 마스크 용 스페이서(126)를 습식 식각에 의해 선택적으로 제거한다. 상기 희생막(124a), 제1 커패시터 몰드막(112) 및 마스크용 스페이서(126)는 실리콘 산화물로 이루어지며, 이를 식각하기 위한 식각액으로는 불화수소(HF)를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액 등이 사용될 수 있다.
상기 커패시터 하부 전극(122a)의 측면부와 상기 식각 저지막(108) 간의 계면 부위에 베리어 구조가 형성되어 있기 때문에, 상기 식각액이 상기 콘택 패드(106)로 유입되는 것을 최소화할 수 있다. 따라서, 상기 식각액에 의해 상기 콘택 패드(106)가 빠르게 식각됨으로서 발생하는 불량을 감소시킬 수 있다.
다음에 도 2를 참조하면, 노출되어 있는 상기 커패시터 하부 전극(122a), 제2 베리어막(120a), 지지막 패턴(114a) 및 제1 베리어막(110)의 표면 상에 커패시터 유전막(128)을 형성한다. 상기 커패시터 유전막(128)은 고유전율을 갖는 금속 산화물을 증착시켜 형성한다. 형성할 수 있는 금속 산화물의 예로서는 알루미늄 산화물 및 하프늄 산화물을 들 수 있다. 상기 유전막(128)은 CVD공정 또는 ALD공정에 의해 형성될 수 있다. 상기 유전막(128)을 형성하는 공정 온도는 360℃ 내지 440℃이다. 상기 알루미늄 산화물 및 하프늄 산화물을 증착하는 공정 및 상기 알루미늄 산화물 및 하프늄 산화물을 증착 전,후 공정에서 공정 온도가 440℃를 넘어서는 경우에는 커패시터의 누설 전류가 크게 증가된다.
다음에, 상기 유전막(128) 상에 금속 물질 또는 폴리실리콘 물질로 이루어지는 상부 전극(130)을 형성한다. 상기 상부 전극(130)은 상기 하부 전극(122a)과 동 일한 물질로 형성하는 것이 바람직하다.
도 10은 본 발명의 변형된 실시예를 나타내는 커패시터 단면도이다.
도 10에 도시된 커패시터는 상기 커패시터를 지지하기 위한 지지막 패턴이 구비되지 않는 것을 제외하고는 도 2에 도시된 커패시터와 동일하다.
도 11 내지 도 14는 도 10에 도시된 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 커패시터 형성 방법은 커패시터 지지막 패턴을 형성하기 위한 과정들이 생략되는 것을 제외하고는 상기 도 3 내지 도 9를 참조로 설명한 것과 동일한 과정으로 진행된다.
도 11을 참조하면, 반도체 기판(200)에 셸로우 트렌치 소자 분리 공정을 수행하여 소자간 분리를 위한 소자 분리막(도시안됨)을 형성한다. 상기 소자 분리막이 형성되어 있는 기판에 소오스/드레인(202) 및 게이트로 구성되는 트랜지스터(도시안됨)를 형성한다.
이어서, 상기 트랜지스터를 매립하는 제1 층간 절연막(204)을 형성한다. 상기 제1 층간 절연막(204)을 부분적으로 식각하여 상기 소오스/드레인 중 어느 한 부분을 노출시키는 콘택홀(도시안됨)을 형성한다. 다음에, 상기 콘택홀 내부에 도전성 물질을 채워넣고 평탄화함으로서, 커패시터 콘택 패드(206)를 형성한다. 상기 커패시터 콘택 패드(206)는 폴리실리콘 물질로 이루어지거나 텅스텐과 같은 녹는점이 높은 금속 물질로 이루어질 수 있다. 본 실시예에서는 상기 콘택 패드(206)가 폴리실리콘 물질로 이루어지는 것으로 한정하여 설명한다.
다음에, 상기 제1 층간 절연막(204) 및 콘택 패드(206) 상에 식각 저지막(208)을 형성한다.
상기 식각 저지막(208) 상에, 이 후에 사용되는 케미컬이 하부 막으로 침투하는 것을 방지하기 위하여 제1 베리어막(210)을 형성한다. 상기 제1 베리어막(210)은 실리콘 산화물과의 식각 선택비를 갖는 절연 물질을 증착시켜 형성한다. 상기 제1 베리어막(210)은 금속 산화물, 실리콘 질화물 또는 반사 방지용 코팅 물질을 증착시켜 형성할 수 있다. 상기 제1 베리어막(210)으로 사용될 수 있는 금속 산화물의 예로서는 하프늄 산화막 및 알루미늄 산화물을 들 수 있다.
상기 제1 베리어막(210)의 케미컬의 침투 방지 효과를 더욱 향상시키기 위해 상기 제1 베리어막(210)을 표면 처리한다. 상기 표면 처리의 예로서는 플라즈마 처리 또는 열처리를 들 수 있다. 상기 플라즈마 처리 및 열처리는 NH3 또는 산소 분위기 하에서 수행할 수 있다.
상기 제1 베리어막(210) 상에 커패시터 몰드막(212)을 형성한다. 상기 커패시터 몰드막(212)은 실리콘 산화물로 형성할 수 있다. 구체적으로, 상기 커패시터 몰드막(212)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성할 수 있다. 또한, 상기한 물질들을 2층 이상 적층하여 형성할 수도 있다.
상기 커패시터 몰드막(212), 제1 베리어막(210) 및 식각 저지막(208)을 부분적으로 식각함으로써, 하부의 콘택 패드(206)의 상부면을 노출시키는 개구부(215)을 형성한다. 상기 개구부(215)을 형성할 시에, 상기 개구부(215) 저면에 식각 저 지막(208)이 전혀 남아있지 않도록 하기 위해서 상기 막들을 과도하게 식각한다. 때문에, 상기 식각 공정에서 상기 콘택 패드(206) 상부면도 다소 식각된다.
다음에, 도 4를 참조로 설명한 것과 동일한 방법으로 개구부(215)의 측벽 및 하부면과 상기 커패시터 몰드막(212) 상부면에 제2 예비 베리어막(도시안됨)을 형성한다. 이어서, 도 5를 참조로 설명한 것과 동일한 방법으로, 상기 제2 예비 베리어막을 부분적으로 이방성 식각하여 상기 개구부(215) 측벽에 선택적으로 제2 베리어막(214)을 형성한다. 상기 제1 베리어막(210) 및 제2 베리어막(214)은 서로 연결된 형상을 갖는다. 이하에서는, 상기 제1 베리어막(210) 및 제2 베리어막(214)을 통칭하여 베리어 구조라 하면서 설명한다.
도 12를 참조하면, 상기 제2 베리어막(214)이 형성되어 있는 개구부(215)의 내부면 및 상기 커패시터 몰드막(212) 상에, 상기 콘택 패드(206)와는 다른 금속 물질로서 하부 전극막(216)을 형성한다. 상기 하부 전극막(216)은 상기 개구부(215) 내부를 완전히 메우지 않도록 하면서 상기 개구부(215)의 프로파일을 따라 형성되어야 한다. 상기 하부 전극막(216)은 예를 들어 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 증착하여 형성하거나 또는 이들을 적층한 구조로 형성할 수 있다.
상기 하부 전극막(216)은 높은 종횡비를 갖는 개구부(215)의 프로파일을 따라 형성되어야 하므로 스텝커버러지 특성이 양호한 증착 방법에 의해 형성하여야 한다. 구체적으로, 상기 하부 전극막(216)은 CVD 방법 또는 ALD방법에 의해 형성한다.
다음에, 상기 개구부 내부를 완전히 채우도록 희생막(218)을 형성한다.
도 13을 참조하면, 상기 희생막(218)을 화학 기계적 연마시켜 하부 전극막(216)이 표면에 노출되도록 한다. 다음에, 노출된 상기 하부 전극막(216)을 부분적으로 제거함으로서, 상기 하부 전극막(216)의 노드를 분리시켜 상기 개구부 (215)내에 하부 전극(216)을 형성한다. 상기 하부 전극막(216)을 부분적으로 제거하는 공정은 CMP공정 또는 전면 식각 공정으로 진행될 수 있다.
도 14를 참조하면, 상기 희생막(218a) 및 몰드막을 습식 식각에 의해 선택적으로 제거한다. 상기 공정에 의해, 하부 전극(216a)의 실린더 내부면 및 제2 베리어막(214)의 일측면이 외부에 노출된다. 그런데, 상기 커패시터 하부 전극(216a)의 측면부와 상기 식각 저지막(208) 간의 계면 부위에 베리어 구조가 형성되어 있기 때문에, 상기 습식 식각 공정에서 사용되는 식각액이 상기 콘택 패드(206)로 유입되는 것을 최소화할 수 있다. 따라서, 상기 식각액에 의해 상기 콘택 패드(206)가 빠르게 식각됨으로서 발생하는 불량을 감소시킬 수 있다.
다음에, 도 10을 참조하면, 노출되어 있는 상기 커패시터 하부 전극(216a), 제2 베리어막(214) 및 제1 베리어막(210)의 표면상에 커패시터 유전막(220)을 형성한다. 상기 커패시터 유전막(220)은 고유전율을 갖는 금속 산화물을 증착시켜 형성한다. 형성할 수 있는 금속 산화물의 예로서는 알루미늄 산화물 및 하프늄 산화물을 들 수 있다.
다음에, 상기 유전막(220) 상에 금속 물질로 이루어지는 상부 전극(222)을 형성한다. 상기 상부 전극(222)은 상기 하부 전극(216a)과 동일한 물질로 형성하는 것이 바람직하다.
상술한 바와 같이 본 발명에 의하면, 콘택 패드와 상기 콘택 패드와 접속하는 커패시터 하부 전극을 포함하는 반도체 장치를 형성할 시에, 상기 커패시터 하부 전극을 형성한 이 후 공정에서 사용되는 케미컬이 콘택 패드로 침투하는 것을 최소화할 수 있다. 때문에, 상기 콘택 패드가 케미컬에 의해 식각되는 것을 최소화할 수 있다. 또한, 이로 인해 발생될 수 있는 반도체 장치의 동작 불량 및 신뢰성 문제를 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 기판 상에 도전 패턴을 포함하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 제1 베리어막을 형성하는 단계;
    상기 도전 패턴을 노출하는 개구부를 포함하는 몰드막을 형성하는 단계;
    상기 개구부의 측벽에 상기 제1 베리어막과 실질적으로 동일한 물질로 이루어진 제2 베리어막을 형성시킴으로서, 상기 제1 베리어막 및 제2 베리어막을 포함하는 베리어막 구조를 형성하는 단계;
    상기 도전 패턴과 전기적으로 연결되고 상기 베리어막이 외측벽을 감싸는 형상을 갖는 실린더형의 하부 전극을 형성하는 단계; 및
    상기 하부 전극 상에 유전막 및 상부 전극을 각각 형성하는 단계를 수행하는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  11. 제10항에 있어서, 상기 도전 패턴은 폴리실리콘 물질로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  12. 제10항에 있어서, 상기 실린더형의 하부 전극은 금속 물질로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  13. 제12항에 있어서, 상기 실린더형의 하부 전극은 티타늄 및 티타늄 질화막을 순차적으로 증착시켜 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  14. 제10항에 있어서, 상기 실린더형의 하부 전극은,
    상기 개구부 및 층간 절연막 상에 하부 전극용 제1 도전막을 형성하는 단계;
    상기 하부 전극용 제1 도전막이 형성되어 있는 개구부의 내부를 채우도록 희생막을 형성하는 단계;
    상기 하부 전극용 제1 도전막이 상기 개구부 내에만 남아있도록 평탄화시켜 하부 전극을 형성하는 단계; 및
    상기 희생막 및 몰드막을 제거하는 단계를 수행하여 이루어지는 것을 특징으 로 하는 커패시터 제조 방법.
  15. 제14항에 있어서, 상기 희생막 및 몰드막은 습식 식각 공정에 의해 제거되는 것을 특징으로 하는 커패시터 제조 방법.
  16. 제10항에 있어서, 상기 제1 및 제2 베리어막은 실리콘 산화물과의 식각 선택비를 갖는 절연 물질을 증착시켜 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  17. 제16항에 있어서, 상기 제1 및 제2 베리어막은 금속 산화물, 실리콘 질화물 또는 반사 방지용 코팅 물질을 증착시켜 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  18. 제10항에 있어서, 상기 제1 베리어막을 형성한 이 후에, 상기 제1 베리어막 표면을 플라즈마 처리 또는 열처리를 더 수행하는 것을 특징으로 하는 커패시터 제조 방법.
  19. 제10항에 있어서, 상기 개구부의 측벽의 제2 베리어막은,
    상기 커패시터홀 내부면 및 몰드막 상부면에 예비 베리어막을 형성하는 단계;
    상기 몰드막 상부면 및 상기 개구부 저면에 위치하는 예비 베리어막을 선택적으로 제거하는 단계를 수행하여 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  20. 제19항에 있어서, 상기 예비 베리어막을 형성한 이 후에, 상기 예비 베리어막 표면을 플라즈마 처리 또는 열처리를 더 수행하는 것을 특징으로 하는 커패시터 제조 방법.
  21. 제20항에 있어서, 상기 플라즈마 처리는 380 내지 420℃의 온도 하에서 수행하는 것을 특징으로 하는 커패시터 제조 방법.
  22. 제20항에 있어서, 상기 플라즈마 처리 및 열처리는 NH3 또는 산소 분위기에서 수행하는 것을 특징으로 하는 커패시터 제조 방법.
  23. 제10항에 있어서, 상기 층간 절연막 상에 식각 저지막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 커패시터 제조 방법.
  24. 기판 상에 도전 패턴을 포함하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 제1 베리어막을 형성하는 단계;
    상기 제1 베리어막 상에 제1 몰드막, 지지막 및 제2 몰드막을 형성하는 단계;
    상기 제2 몰드막, 지지막, 제1 몰드막 및 제1 베리어막을 부분적으로 식각하여 상기 도전 패턴을 노출하는 개구부를 형성하는 단계;
    상기 개구부의 측벽에 상기 제1 베리어막과 실질적으로 동일한 물질로 이루어진 제2 베리어막을 형성시킴으로서, 상기 제1 베리어막 및 제2 베리어막을 포함하는 베리어막 구조를 형성하는 단계;
    상기 도전 패턴과 전기적으로 연결되고 상기 베리어막이 외측벽을 감싸는 형상을 갖는 실린더형의 하부 전극을 형성하는 단계;
    상기 지지막을 부분적으로 식각하여 상기 실린더형의 하부 전극의 외측벽을 둘러싸면서 이웃하는 실린더형의 하부 전극을 서로 연결시키는 메쉬형의 지지 패턴을 형성하는 단계; 및
    상기 하부 전극 상에 유전막 및 상부 전극을 각각 형성하는 단계를 수행하는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
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