KR102606236B1 - 반도체 기억 소자 - Google Patents

반도체 기억 소자 Download PDF

Info

Publication number
KR102606236B1
KR102606236B1 KR1020170161000A KR20170161000A KR102606236B1 KR 102606236 B1 KR102606236 B1 KR 102606236B1 KR 1020170161000 A KR1020170161000 A KR 1020170161000A KR 20170161000 A KR20170161000 A KR 20170161000A KR 102606236 B1 KR102606236 B1 KR 102606236B1
Authority
KR
South Korea
Prior art keywords
etch stop
stop pattern
lower electrodes
layer
pattern
Prior art date
Application number
KR1020170161000A
Other languages
English (en)
Other versions
KR20190062028A (ko
Inventor
김희중
김봉수
한성희
황유상
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170161000A priority Critical patent/KR102606236B1/ko
Priority to US16/004,937 priority patent/US10510759B2/en
Priority to CN201811330850.2A priority patent/CN109841623B/zh
Publication of KR20190062028A publication Critical patent/KR20190062028A/ko
Application granted granted Critical
Publication of KR102606236B1 publication Critical patent/KR102606236B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

일부 실시예들에 따른 반도체 기억 소자는 기판 상에 서로 이격되어 배치된 복수개의 하부 전극들, 및 상기 기판 상에 배치되고, 상기 복수개의 하부 전극들의 각각의 적어도 일부를 둘러싸는 식각 정지 패턴을 포함하되, 상기 식각 정지 패턴은, 탄소를 포함하는 제1 식각 정지 패턴, 및 상기 제1 식각 정지 패턴 상에 배치되고, 상기 제1 식각 정지 패턴과 다른 물질을 포함하는 제2 식각 정지 패턴을 포함할 수 있다.

Description

반도체 기억 소자{Semiconductor storage device}
본 발명의 기술적 사상은 반도체 기억 소자에 관한 것으로서, 보다 상세하게는 이중의 식각 정지 패턴을 포함하는 반도체 기억 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 반도체 기억 소자의 다운-스케일링이 고도화 되면서, 좁은 선폭을 갖는 공간 내에 균일한 물질층을 형성하는데 어려움이 증가하고 있다. 이와 같은 문제를 해결하기 위한 구조 및 그러한 구조를 구현하기 위한 여러 가지 기술이 제시되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 신뢰성이 제고된 반도체 기억 소자를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한, 일부 실시예들에 따른 반도체 기억 소자는, 기판 상에 서로 이격되어 배치된 복수개의 하부 전극들, 및 상기 기판 상에 배치되고, 상기 복수개의 하부 전극들의 각각의 적어도 일부를 둘러싸는 식각 정지 패턴을 포함하되, 상기 식각 정지 패턴은 탄소를 포함하는 제1 식각 정지 패턴 및 상기 제1 식각 정지 패턴 상에 배치되고, 상기 제1 식각 정지 패턴과 다른 물질을 포함하는 제2 식각 정지 패턴을 포함할 수 있다.
일부 실시예들에 따른 반도체 기억 소자는, 기판 상에 서로 이격되어 배치된 복수개의 하부 전극들 및 상기 기판 상에 배치되고, 상기 복수개의 하부 전극들 각각의 측벽의 하부를 둘러싸는 제1 식각 정지 패턴 및 상기 제1 식각 정지 패턴 상에 배치되는 제2 식각 정지 패턴을 포함하되, 상기 제2 식각 정지 패턴의 수평 단면적은 수직 방향을 따라 가변적일 수 있다.
일부 실시예들에 따른 반도체 기억 소자는, 기판 상에 서로 이격되어 배치된 복수개의 하부 전극들, 상기 기판 상에 배치되고, 상기 복수개의 하부 전극들 각각의 하부를 둘러싸는 제1 식각 정지 패턴, 및 상기 제1 식각 정지 패턴 상에 배치되는 제2 식각 정지 패턴을 포함하되, 상기 하부 전극들은 제1 레벨에 형성된 제1 부분, 상기 제1 레벨 보다 더 높은 제2 레벨에 형성된 제2 부분, 및 상기 제2 레벨보다 더 높은 제3 레벨에 형성된 제3 부분을 포함하고, 상기 제2 부분의 수평단면적은 상기 제1 부분의 수평 단면적보다 더 클 수 있다.
본 발명의 기술적 사상에 따르면, 2개의 층을 포함하는 식각 정지 패턴이 제공될 수 있다. 이에 따라 유전막을 신뢰성 있게 제공할 수 있으며, 하부 콘택과 이웃하는 하부 전극 간의 브릿지 또는 단락을 방지하기 위한 마진을 확보할 수 있다.
도 1은 일부 실시예들에 따른 반도체 기억 소자를 설명하기 위한 단면도들이다.
도 2는 일부 실시예들에 따른 반도체 기억 소자의 제공방법을 설명하기 위한 순서도이다.
도 3 내지 도 9는 일부 실시예들에 따른 반도체 기억 소자의 제공방법을 설명하기 위한 단면도들이다.
도 10은 일부 실시예들에 따른 반도체 기억 소자의 제공방법을 설명하기 위한 평면도이다.
도 11 및 도 12는 일부 실시예들에 따른 반도체 기억 소자의 제공방법을 설명하기 위한 단면도들이다.
도 13은 일부 실시예들에 따른 반도체 기억 소자의 제공방법을 설명하기 위한 평면도이다.
도 14 내지 도 16은 일부 실시예들에 따른 반도체 기억 소자의 제공방법을 설명하기 위한 단면도들이다.
도 17은 일부 실시예들에 따른 반도체 기억 소자의 제공방법을 설명하기 위한 평면도이다.
도 18 내지 도 22는 일부 실시예들에 따른 반도체 기억 소자의 제공방법을 설명하기 위한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 일부 실시예들에 반도체 기억 소자(100a)를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기억 소자(100a)는 기판(101) 상에 배치된, 커패시터 등과 같은 전하 저장 소자들(CSEa) 및 식각 정지 패턴(120)을 포함할 수 있다.
일부 실시예들에 따르면, 기판(101)은 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 기판(101)은 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 기판(101)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 기판(101)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
도 1에서 기판(101)의 상면에 평행하면서 서로 교차하는 두 방향을 각각 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 정의하고, 기판(101)의 상면에 실질적으로 수직한 방향을 제3 방향(Z 방향)로 정의한다. 제1 방향(X 방향) 및 제2 방향(Y 방향)은 실질적으로 서로 수직으로 교차할 수 있다. 제3 방향(Z 방향)은 제1 방향(X 방향) 및 제2 방향(Y 방향)에 대하여 수직인 방향이다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
기판(101) 상에 하부 절연막(110)이 형성될 수 있다. 하부 절연막(110)은 절연성 물질을 포함할 수 있다. 일부 실시예들에 따르면, 하부 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등을 포함할 수 있다. 일부 실시예들에 따르면, 하부 절연막(110) PEOX(Polyethyleneoxide), TEOS(Tetraethyl orthosilicate), 실리케이트 글래스 등과 같은 실리콘 산화물 계열 물질을 포함할 수 있다.
하부 콘택(115)은 하부 절연막(110)의 적어도 일부를 관통하며 제3 방향(Z 방향)으로 연장될 수 있다. 일부 실시예들에 따르면, 하부 콘택(115)은 도전성 물질을 포함할 수 있다. 일부 실시예들에 따르면, 하부 콘택(115)은 폴리실리콘 또는 금속 물질 등을 포함할 수 있다. 하부 콘택(115)의 상부에는 Ti 또는 Ti/TiN의 이중층 등의 배리어메탈(Barrier metal)이 더 제공될 수 있다.
기판(101), 하부 절연막(110) 및 하부 콘택(115) 등에 대해서는 뒤에서 도 10 내지 도 22를 참조하여, 더욱 자세히 설명하도록 한다.
일부 실시예들에 따르면, 전하 저장 소자(CSEa)는 하부 전극(140a), 상부 전극(160a) 및 하부 전극(140a)과 상부 전극(160a) 사이에 개재된 유전막(150a)을 포함할 수 있다.
일부 실시예들에 따르면, 복수개의 하부 전극들(140a)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 이격되고 정렬되어 다수의 행과 열을 이루며 배치될 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)은 하부 콘택(115) 상에 배치될 수 있다. 하지만 이에 제한되는 것은 아니고, 하부 전극들(140a) 중 일부는 미스얼라인되어 하부 절연막(110)과 부분적으로 접할 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)은 하부 콘택(115)과 접할 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)은 도전성 물질로 구성되어, 하부 콘택(115)과 전기적으로 연결될 수 있도록 구성될 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)은 불순물이 도핑된 다결정 실리콘 등과 같이 도핑된 반도체 물질을 포함할 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)은 티타늄 질화물, 탄탈늄 질화물, 또는 텅스텐 질화물 등과 같이 도전성 금속의 질화물을 포함할 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)은 루세늄, 이리듐, 티타늄, 또는 탄탈늄 등과 같은 금속 물질을 포함할 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)은 산화 이리듐 등과 같은 도전성 금속산화물을 포함할 수 있다.
일부 실시예들에 따르면, 하부 전극들(140a)은 대략 정육각형을로 채워진 평면상의 각 꼭짓점 및 중심점에 대응되는 위치에 배치되어, 벌집(honeycomb) 구조를 이룰 수 있다. 하부 전극들(140a)의 벌집 구조에 따른 배치는 당업자들에게 널리 알려져 있는바, 이에 대한 자세한 설명을 생략한다. 하부 전극들(140a)이 벌집 구조에 따라 배치된 경우, 하나의 행을 구성하는 하부 전극들(140a)은 인접한 다른 행을 구성하는 하부 전극들(140a)과 엇갈려 배열될 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)이 서로 엇갈려 배열됨으로써, 하부 전극들(140a) 사이에 비교적 넓은 공간이 확보되어 유전막(150a)이 콘포말하게 제공되는 데에 기여할 수 있다.
일부 실시예들에 따르면, 하부 전극들(140a)의 종횡비는 매우 클 수 있다. 예컨대, 하부 전극들(140a)의 종횡비는 10 내지 30일 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 폭은 약 20 ~ 약 100㎚ 정도 일 수 있고, 하부 전극들(140a)의 높이는 약 500㎚ 내지 약 4000㎚일 수 있으나, 이에 제한되지 않는다.
일부 실시예들에 따르면, 하부 전극들(140a)은 대략 실린더 형일 수 있다. 하지만 이에 제한되는 것은 아니고, 다른 일부 실시예들에서, 하부 전극들은 필라형의(즉 속이 찬 형태의) 전극 및 그 위에 배치된 실린더형의 전극을 포함할 수 있다. 이하에서는 본 발명의 실시예들에 대해서, 대략 실린더 형의 하부 전극들(140a)이 제공된 경우를 기준으로 설명하지만, 이는 유사한 방식으로 필라형의 전극과 실린더형의 전극이 결합된 형태의 하부 전극들이 제공된 경우에 대해서도 적용될 수 있다.
일부 실시예들에 따르면, 식각 정지 패턴(120)은 절연막 상에 배치될 수 있다. 하지만 이에 제한되는 것은 아니고, 식각 정지 패턴(120)의 일부는 하부 콘택(115) 상에 배치될 수 있다. 일부 실시예들에 따르면, 식각 정지 패턴(120)은 하부 전극들(140a)의 적어도 일부를 둘러쌀 수 있다. 일부 실시예들에 따르면, 식각 정지 패턴(120)은 하부 전극들(140a)의 하부를 둘러쌀 수 있다. 일부 실시예들에 따르면, 식각 정지 패턴(120)은 하부 전극들(140a)의 외측벽을 둘러쌀 수 있다. 일부 실시예들에 따르면, 식각 정지 패턴(120)은 하부 전극들(140a)의 외측벽과 접할 수 있다.
일부 실시예들에 따르면, 식각 정지 패턴(120)은 제1 식각 정지 패턴(121) 및 제2 식각 정지 패턴(123)을 포함할 수 있다. 일부 실시예들에 따르면, 제1 및 제2 식각 정지 패턴(121, 123)은 각각 일체형(one-body)으로 구성될 수 있다. 일부 실시예들에 따르면, 제1 식각 정지 패턴(121) 상에 제2 식각 정지 패턴(123)이 배치될 수 있다.
일부 실시예들에 따르면, 제1 식각 정지 패턴(121)과 제2 식각 정지 패턴(123)은 서로 다른 물질을 포함할 수 있다. 일부 실시예들에 따르면, 제1 식각 정지 패턴(121)은 탄소를 포함할 수 있다. 일부 실시예들에 따르면, 제1 식각 정지 패턴(121)은 규소 탄질화물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 식각 정지 패턴(121)은 SiCN을 포함할 수 있다. 일부 실시예들에 따르면, 제2 식각 정지 패턴(123)은 붕소를 포함할 수 있다. 일부 실시예들에 따르면, 제2 식각 정지 패턴(123)은 규소 붕질화물을 포함할 수 있다. 일부 실시예들에 따르면, 제2 식각 정지 패턴(123)은 SiBN을 포함할 수 있다.
일부 실시예들에 따르면, 제1 식각 정지 패턴(121)의 수직 두께와 제2 식각 정지 패턴(123)의 수직 두께는 서로 다를 수 있다. 일부 실시예들에 따르면, 제1 식각 정지 패턴(121)의 수직 두께는 제2 식각 정지 패턴(123)의 수직 두께 보다 더 작을 수 있다. 여기서 수직 두께는 제3 방향(Z 방향)을 따른 길이를 말하며, 또한 수직 방향은 제3 방향(Z 방향)과 실질적으로 같을 수 있다.
일부 실시예들에 따르면, 제1 식각 정지 패턴(121)의 수평 단면적은 제3 방향(Z 방향)을 따라 가변적일 수 있다. 일부 실시예들에 따르면, 제1 식각 정지 패턴(121)의 수평 단면적은 기판(101)으로부터 제3 방향(Z 방향)을 따라 멀어질수록 작아질 수 있다. 일부 실시예들에 따르면, 제1 식각 정지 패턴(121)의 수평 단면적은 하면에서 최댓값을 가질 수 있고, 상면에서 최솟값을 가질 수 있다.
일부 실시예들에 따르면, 제2 식각 정지 패턴(123)의 수평 단면적은 제3 방향(Z 방향)을 따라 가변적일 수 있다. 일부 실시예들에 따르면, 제2 식각 정지 패턴(123)의 수평 단면적은 기판(101)으로부터 제3 방향(Z 방향)을 따라 멀어질수록 작아지다가 어느 시점에서 다시 커질 수 있다. 일부 실시예들에 따르면, 제2 식각 정지 패턴(123)의 수평 단면적은 제3 방향(Z 방향)에 따른 대략 중간 부분에서 가장 작을 수 있다. 일부 실시예들에 따르면, 제2 식각 정지 패턴(123)의 하면으로부터 대략 중간까지의 수평 단면적은 감소할 수 있다. 일부 실시예들에 따르면, 제2 식각 정지 패턴(123)의 대략 중간으로부터 상면까지의 수평 단면적은 증가할 수 있다. 일부 실시예들에 따르면, 제2 식각 정지 패턴(123)의 수평 단면적은, 하면 또는 상면 중 어느 하나에서 최댓값을 가질 수 있다.
일부 실시예들에 따르면, 제1 식각 정지 패턴(121)의 수평 단면적은 제2 식각 정지 패턴(123)의 수평 단면적보다 더 작을 수 있다. 일부 실시예들에 따르면, 제1 식각 정지 패턴(121)의 최소 수평 단면적은 제2 식각 정지 패턴(123)의 최대 수평 단면적보다 더 작을 수 있다. 일부 실시예들에 따르면, 제1 식각 정지 패턴(121)의 상면의 수평 단면적은 제2 식각 정지 패턴(123)의 하면의 수평 단면적보다 더 클 수 있다. 일부 실시예들에 따르면, 제1 식각 정지 패턴(121)의 상면의 일부는 하부 전극들(140a)과 접할 수 있다.
이하에서 제1 식각 정지 패턴(121)과 실질적으로 동일한 수직 레벨, 즉 제3 방향(Z 방향)의 레벨을 제1 레벨(LV1)이라 지칭하고, 제2 식각 정지 패턴(123)과 실질적으로 동일한 수직 레벨을 제2 레벨(LV2)이라 지칭하며, 제2 식각 정지 패턴(123)의 상면으로부터 하부 전극들(140a)의 상단까지를 제3 레벨(LV3)이라 지칭한다. 제2 레벨(LV2)은 제1 레벨(LV1)보다 높은 레벨일 수 있고, 제3 레벨(LV3)은 제2 레벨(LV2)보다 높은 레벨일 수 있다.
일부 실시예들에 따르면, 하부 전극들(140a)은 위에서 정의된 제1 내지 제3 레벨(LV1, LV2, LV3)에 따라 서로 다른 부분으로 구분 될 수 있다. 물론 이러한 하부 전극들(140a)의 구분은 설명의 편의를 위함이고, 실제로 각각의 하부 전극들(140a)은 일체형으로 제공될 수 있다.
하부 전극들(140a)의 제1 레벨(LV1)과 실질적으로 동일한 레벨에 형성된 부분은 제1 부분(141a)일 수 있고, 하부 전극들(140a)의 제2 레벨(LV2)과 실질적으로 동일한 레벨에 형성된 부분은 제2 부분(142a)일 수 있으며, 하부 전극들(140a)의 제3 레벨(LV3)과 실질적으로 동일한 레벨에 형성된 부분은 제3 부분(143a)일 수 있다.
한편, 일부 실시예들에 따른 하부 전극들(140a)은 대략 실린더형 구조로서 수평 단면의 형상은 링 형상일 수 있다. 이하에서 하부 전극들(140a)의 단면적은, 제3 방향(Z 방향)에 수직하며 하부 전극들(140a)을 지나는 단면 상에서, 하부 전극들(140a)에 의해 둘러싸인 내부 공간을 포함하는 면적을 지칭하도록 한다. 이러한 하부 전극들(140a)에 대한 수평 단면적의 정의는 특별한 언급이 없는 한, 예컨대 유전막(150a)과 같이 하부 전극(140a)과 유사한 구조(즉, 속이 빈 구조)를 갖는 구성요소에 대해 본 명세서에서 통일적으로 사용된다. 예를 들어, 유전막(150a)의 수평 단면적은, 제3 방향(Z 방향)에 수직하며 유전막(150a)을 지나는 단면 상에서, 유전막(150a)에 의해 둘러싸인 내부 공간을 포함하는 면적을 지칭할 수 있다.
일부 실시예들에 따르면, 하부 전극들(140a)의 제1 부분(141a)은 속이 빈 원뿔대 형상을 포함할 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제1 부분(141a)의 수평단면적은, 제3 방향(Z 방향)에 따라 가변적일 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제1 부분(141a)의 수평단면적은, 기판(101)에 가까울수록 더 작아질 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제1 부분(141a)의 하면의 넓이는 하부 콘택(115)의 하면의 넓이와 실질적으로 동일할 수 있다.
일부 실시예들에 따르면, 하부 전극들(140a)의 제2 레벨(LV2)에서 외측으로 돌출된 구조를 포함할 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제2 부분(142a)의 수평 단면적은 기판으로부터 멀어질수록 커지다가, 다시 작아질 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제2 부분(142a)의 수평 단면적은 제3 방향(Z 방향)에 따른 중앙 부분에서 가장 클 수 있다. 이에 따라 하부 전극들(140a)의 제2 부분(142a)의 내부에 유전막(150a)을 형성하기 위한 공간이 충분하게 확보될 수 있다. 여기서 제2 부분(142a)의 내부의 공간이라 함은, 제2 레벨에 위치한 공간 중, 하부 전극들(140a)에 의해 둘러싸인 부분의 공간을 말한다. 따라서 후술하는 유전막(150a)이 신뢰성 있게 제공될 수 있고, 반도체 기억 소자(100a)의 신뢰도가 제고될 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제2 부분(142a)의 수평 단면적은 제3 방향(Z 방향)에 따른 양단 중 어느 하나에서 가장 작을 수 있다.
일부 실시예들에 따르면, 하부 전극들(140a)의 제3 부분(143a)은 원형 튜브 형상을 포함할 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제3 부분(143a)은 기판(101)을 향하는 방향을 따라 점점 좁아지는 구조를 가질 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제3 부분(143a)의 단면의 프로파일은 약 89° 내지 약 89.9°의 기울기를 가질 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제3 부분(143a)과 기판(101)의 상면 사이의 각도는 하부 전극들(140a)의 제1 부분(141a)과 기판(101)의 상면 사이의 각도보다 더 클 수 있다.
일부 실시예들에 따르면, 하부 전극들(140a)의 제2 부분(142a)의 수평 단면적은 하부 전극들(140a)의 제1 부분(141a)의 수평 단면적보다 더 클 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제2 부분(142a)의 최소 수평 단면적은 하부 전극들(140a)의 제1 부분(141a)의 최대 수평 단면적보다 더 클 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제2 부분(142a)의 수평 단면적은 하부 전극들(140a)의 제3 부분(143a)의 수평단면적보다 더 클 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제2 부분(142a)의 최소 수평 단면적은 하부 전극들(140a)의 제3 부분(143a)의 최대 수평 단면적보다 더 클 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 제3 부분(143a)의 수평 단면적은 하부 전극들(140a)의 제1 부분(141a)의 수평 단면적 보다 같거나 더 클 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 단면 프로파일은 제1 및 제2 부분(141a, 142a) 사이의 경계 및 제2 및 제3 부분(142a, 143a) 사이의 경계에서 변곡점을 가질 수 있다.
일부 실시예들에 따르면, 반도체 기억 소자(100a)는 높은 종횡비의 하부 전극들(140a)의 쓰러짐을 방지하기 위하여 지지 패턴(130)을 더 포함할 수 있다. 지지 패턴(130)은 다수의 오픈 영역(Op, 도 7 참조)을 포함하는 일체형(one-body type)으로 형성될 수 있다. 일부 실시예들에 따르면, 오픈 영역(Op, 도 7 참조)은 소정 규칙을 가지고 형성되며, 하나 이상의 하부 전극들(140a)을 오픈시킬 수 있다. 여기서, 지지 패턴(130)의 오픈 영역(Op, 도 7 참조)이 하부 전극들(140a)을 오픈 시킨다는 것은 유전막(150a) 및 상부 전극(160a) 증착 전의 지지 패턴(130)의 구조를 언급하는 것이다. 유전막(150a) 및 상부 전극(160a)이 형성된 이후에 지지 패턴(130)은 하부 전극들(140a)이 유전막(150a) 및 상부 전극(160a)에 의해 덮이게 되므로 오픈 영역(Op, 도 7 참조)을 통해 하부 전극들(140a)이 오픈되지 않을 수 있다.
다시 도 1을 참조하면, 지지 패턴(130)은 단일의 층으로 제공되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 하부 전극들(140a)의 종횡비, 높이 등의 요인에 따라 두 개 이상의 층이 제공될 수 있다. 예컨대 반도체 기억 소자는 하부 전극들의 제3 방향(Z)에 따른 대략 중간 레벨에 형성된 지지 패턴을 더 포함할 수 있다.
유전막(150a)은 하부 전극들(140a)의 표면, 지지 패턴(130)의 표면, 및 식각 정지 패턴(120)의 상면 상에 콘포말하게 형성될 수 있다. 일부 실시예들에 따르면, 유전막(150a)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3, 또는 TiO2등과 같은 금속 산화물을 포함할 수 있다. 일부 실시예들에 따르면, 유전막(150a)은 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, 또는 PLZT 등의 페브로스카이트(perovskite) 구조의 유전 물질을 포함할 수 있다. 일부 실시예들에 따르면, 유전막(150a)은 단일 막 또는 복수개의 막의 조합으로 형성될 수 있다. 일부 실시예들에 따르면, 도 1의 A 부분에서 볼 수 있듯, 하부 전극들(140a)의 제2 부분(142a)의 적어도 일부는 유전막(150a)과 제1 식각 정지 패턴(121) 사이에 개재될 수 있다.
상부 전극(160a)은 유전막(150a) 상에 형성되어 하부 전극들(140a)을 덮을 수 있다. 도 1을 참조하면, 유전막(150a)이 대략 실린더 형태를 갖는 경우, 상부 전극(160a)은 상기 실린더의 내부를 채울 수 있다. 일부 실시예들에 따르면, 상부 전극(160a)은 도전성 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상부 전극(160a)은 불순물이 도핑된 다결정 실리콘 등과 같이 도핑된 반도체 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상부 전극(160a)은 루세늄, 이리듐, 티타늄, 또는 탄탈늄 등과 같은 금속 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상부 전극(160a)은 티타늄 질화물, 탄탈늄 질화물, 또는 텅스텐 질화물 등과 같이 도전성 금속의 질화물을 포함할 수 있다. 일부 실시예들에 따르면, 상부 전극(160a)은 산화 이리듐 등과 같은 도전성 금속산화물을 포함할 수 있다.
상부 전극(160a) 상에 패시베이션 막(170)이 배치될 수 있다. 패시베이션 막(170)은 상부 전극(160a)을 커버할 수 있다. 일부 실시예들에 따르면, 패시베이션 막(170)은 실리콘 질화물을 포함할 수 있다. 일부 실시예들에 따르면, 패시베이션 막(170)에 의해 전하 저장 소자(CSEa)에 저장된 전하의 유출이 억제될 수 있다.
패시베이션 막(170) 상에 상부 절연막(175)이 배치될 수 있다. 상부 절연막(175)은 하부 절연막(210)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다.
상부 콘택(180)은 상부 절연막(175) 및 패시베이션 막(170)을 내에서 제3 방향(Z 방향)으로 연장될 수 있다. 상부 콘택(180)은 상부 전극(160b)과 전기적으로 연결될 수 있도록 구성될 수 있다. 일부 실시예들에 따르면, 상부 콘택(180)은 금속, 도핑된 폴리실리콘, 금속 질화물 및/또는 금속 실리사이드와 같은 도전 물질을 포함할 수 있다. 일부 실시예들에 따르면, 하부 콘택(115)은 각각의 전하 저장 소자(CSEa) 마다 개별적으로 제공될 수 있고, 상부 콘택(180)의 소정의 개수의 복수의 전하 저장 소자들(CSEa)에 공통적으로 제공될 수 있다.
상부 절연막(175) 상에는 상부 콘택(180)과 전기적으로 연결되는 도전성의 상부 배선(190)이 더 배치될 수 있다. 상부 배선(190)은 기판(101)의 상면과 평행한 방향으로 연장될 수 있다.
일부 실시예들에 따르면, 유전막(150a) 및 상부 전극(160a)은 하부 전극들(140a)의 제2 부분(142a)에 의해 둘러싸인 부분에 외측으로 돌출되는 구조를 포함할 수 있다.
도 2는 일부 실시예들에 따른 반도체 기억 소자의 제공 방법을 설명하기 위한 순서도이다.
도 3 내지 도 9는 일부 실시예들에 따른 반도체 기억 소자의 제공 방법을 설명하기 위한 단면도들이다.
도 2 및 도 3을 참조하면 P1002에서, 제1 및 제2 식각 정지막(121a, 123a)을 제공할 수 있다.
일부 실시예들에 따르면, 기판(101) 상에 하부 절연막(110), 하부 콘택(115), 제1 및 제2 식각 정지막(121a, 123a) 및 몰드층(135)을 제공할 수 있다.
일부 실시예들에 따르면, 기판(101)은 도 1에서 설명한 것과 실질적으로 동일한 물질을 포함할 수 있다. 일부 실시예들에 따르면, 하부 절연막(110)은 도 1에서 설명한 것과 실질적으로 동일한 물질을 포함할 수 있다. 일부 실시예들에 따르면, 하부 절연막(110)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 제공될 수 있다. 일부 실시예들에 따르면, 하부 절연막(110)은 기판(101) 상에 형성되어 상기 회로 소자를 커버할 수 있다
일부 실시예들에 따르면, 하부 절연막(110)을 부분적으로 식각하여 복수의 콘택 홀들을 형성하고, 상기 콘택 홀들을 매립하도록 도전성 물질층을 제공할 수 있다. 일부 실시예들에 따르면, 도전성 물질층은 CVD, 물리적 기상 증착(Physical Vapor Deposition: PVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 일부 실시예들에 따르면, 상기 도전성 물질층은 도 1에서 설명한 하부 콘택(115)과 실질적으로 동일한 물질을 포함할 수 있다. 이어서, 상기 도전성 물질층의 상부를 화학 기계적 연마(Chemical Mechanical Polish:CMP) 공정 및/또는 에치-백(etch-back) 공정을 통해 평탄화하여 하부 콘택(115)을 형성할 수 있다. 일부 실시예들에 따르면, 하부 콘택(115)은 후속공정에서 기판(101) 상에 형성되는 전하 저장 소자들(CSEa, 도 1 참조)과 전기적으로 연결되도록 구성될 수 있다.
일부 실시예들에 따르면, 하부 절연막(110) 및 하부 콘택(115) 상에 제1 및 제2 식각 정지막(121a, 123a)을 제공할 수 있다. 일부 실시예들에 따르면, 제1 식각 정지막(121a)은 도 1을 참조하여 설명한 제1 식각 정지 패턴(121)과 실질적으로 동일한 물질을 포함할 수 있다. 일부 실시예들에 따르면, 제2 식각 정지막(123a)은 도 1을 참조하여 설명한 제2 식각 정지 패턴(123)과 실질적으로 동일한 물질을 포함할 수 있다.
일부 실시예들에 따르면, 제1 식각 정지막(121a)은 CVD 공정, 저압 CVD(Low Pressure CVD) 공정, 플라즈마 강화 CVD(Plasma Enhanced CVD, PECVD) 공정, PVD 공정, ALD 공정 등에 의해 형성될 수 있다. 일부 실시예들에 따르면, 제1 식각 정지막(121a)을 형성하기 위해, 규소 소스로서 MS(Mono Silane, SiH4), DCS(DiChloro Silane, SiH2Cl2), TCS(TriChloro Silane, SiHCl3), HCD(HexaChloro Silane, Si2Cl6) 및 디실란(Disilane, Si2H6)의 중에서 어느 하나가 사용될 수 있다. 하지만 이러한 물질들은 예시적인 것으로서 본 발명의 실시예들은 이에 제한되지 않으며, 제1 식각 정지막(121a)을 형성하기 위해 알려진 임의의 규소 소스를 제공할 수 있다. 일부 실시예들에 따르면, 제1 식각 정지막(121a)을 형성하기 위해, 예를들어 탄소 소스로서 trimethylsilane이 사용될 수 있고, 질소 소스로서 NH3(암모니아)가 사용될 수 있다. 하지만 이러한 물질들은 예시적인 것으로서 본 발명의 실시예들은 이에 제한되지 않으며, 제1 식각 정지막(121a)을 형성하기 위해 알려진 임의의 탄소 및 질소 소스를 제공할 수 있다.
일부 실시예들에 따르면, 제2 식각 정지막(123a)은 CVD 공정, LPCVD 공정, PECVD 공정, ALD 공정, PVD 공정 등에 의해 형성될 수 있다. 일부 실시예들에 따르면, 제2 식각 정지막(123a)을 형성하기 위해, 규소 소스로서 MS, DCS, TCS, HCD 및 디실란 중에서 어느 하나가 사용될 수 있다. 하지만 이러한 물질들은 예시적인 것으로서 본 발명의 실시예들은 이에 제한되지 않으며, 제2 식각 정지막(123a)을 형성하기 위해 알려진 임의의 규소 소스를 제공할 수 있다. 일부 실시예들에 따르면, 제2 식각 정지막(123a)을 형성하기 위해, 붕소 소스로서 BCl3 또는 B2H6가 사용될 수 있고, 질소 소스로서 NH3가 사용될 수 있다. 하지만 이러한 물질들은 예시적인 것으로서 본 발명의 실시예들은 이에 제한되지 않으며, 제2 식각 정지막(123a)을 형성하기 위해 알려진 임의의 붕소 및 질소 소스를 제공할 수 있다.
제2 식각 정지막(123a) 상에 몰드층(135)을 형성할 수 있다. 일부 실시예들에 따르면, 몰드층(135)은 산화막을 포함할 수 있다. 일부 실시예들에 따르면, 몰드층(135)은 BPSG(Boro Phosphorous Silicate Glass), SOD(Spin On Dielectric), PSG(Phosphorous Silicate Glass), LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate) 또는 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)와 같은 산화막을 포함할 수 있다. 일부 실시예들에 따르면, 몰드층(135)의 두께는 약 500㎚ 내지 약 4000㎚ 정도일 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 몰드층(135)은 CVD 공정, 스핀 코팅 공정을 통해 형성될 수 있다.
이어서, 몰드층(135) 상에 제1 지지층(130p1)을 형성할 수 있다. 제1 지지층(130p1)은 후속 습식 식각 공정에서 몰드층(135)을 제거한 후 하부 전극들(140a, 도 1 참조)이 쓰러지는 것을 방지할 수 있다. 일부 실시예들에 따르면, 제1 지지층(130p1)은 실리콘 질화막 또는 도핑되지 않은 폴리실리콘막 등을 포함할 수 있다. 일부 실시예들에 따르면, 제1 지지층(130p1)은 약 20㎚ 내지 약 150㎚의 두께를 가질 수 있으며, 단일층 또는 복수개의 층으로 형성될 수 있다.
이어서, 제1 지지층(130p1) 상에 제1 희생막(201)을 형성할 수 있다. 여기서, 제1 희생막(201)은 TEOS(Tetra Ethyl Ortho Silicate), BPSG, PSG, USG(Undoped Silicate Glass), SOD, HDP 산화막(High Density Plasma Oxide)과 같은 산화막을 포함할 수 있으며, 그 두께는 50∼200㎚으로 형성할 수 있다.
이어서, 제1 희생막(201) 상에 비정질카본 또는 폴리실리콘막 등을 포함하는 하드 마스크막(미도시)을 제공한 후, 포토레지스트를 도포하고 노광 및 현상으로 이를 패터닝하여 포토레지스트 패턴(203)을 형성할 수 있다. 포토레지스트 패턴(203)에 의해 하부 전극들이 형성될 영역들이 정의될 수 있다. 일부 실시예들에 따르면, 포토레지스트 패턴(203)을 형성하기 전에 하드 마스크막(미도시) 상에 반사방지막(Anti Reflective Coating, 미도시)을 더 형성할 수 있다. 이어서, 포토레지스트 패턴(203)을 식각 마스크로 하여 하드 마스크막을 식각하여 하드 마스크 패턴(202)을 형성할 수 있다.
이어서 도2 내지 도 4를 참조하면, P1004에서 제1 및 제2 식각 정지막(121a, 123a)을 식각할 수 있다. 일부 실시예들에 따르면, 포토레지스트 패턴(203)을 제거한 후에 하드 마스크 패턴(202)을 식각 마스크로 하여 제1 희생막(201), 제1 지지층(130p1), 몰드층(125) 및 제1 및 제2 식각 정지막(121a, 123a)을 식각할 수 있다. 이에 따라, 복수의 제1 홀(h1)이 형성되고, 제1 홀(h1)을 통해 하부 콘택(115)의 상면이 노출될 수 있다.
상기의 식각 공정을 통해 제1 지지층(130p1)은 제2 지지층(130p2)이 되고, 몰드층(135)은 몰드 패턴(136)이 되며, 제1 식각 정지막(121a)은 제1 식각 정지 패턴(121)이 되고, 제2 식각 정지막(123a)은 제3 식각 정지막(123b)이 될 수 있다.
일부 실시예들에 따르면, P1004의 식각 공정은 순차적으로 수행되는 제1 식각 공정 및 제2 식각 공정을 포함할 수 있다. 일부 실시예들에 따르면, 제1 식각 공정 및 제2 식각 공정은 인 시튜로 수행될 수 있다.
일부 실시예들에 따르면, 제1 식각 공정은 건식 또는 습식 식각 공정일 수 있다. 일부 실시예들에 따르면, 제1 식각 공정에서, 제1 홀(h1)에 의해 노출되는 몰드층(135)이 부분적으로 제거될 수 있다. 일부 실시예들에 따르면, 제1 식각 공정은 제3 식각 정지막(123b)을 식각의 종료점으로 하는 식각 공정일 수 있다.
몰드층(135)이 건식 식각되는 경우, 제1 홀(h1)의 몰드층(135)과 실질적으로 동일한 레벨에 형성된 부분의 측벽은 약 89° 내지 약89.9°의 기울기를 가질 수 있다. 따라서, 도 4에서 제1 식각 정지 패턴(121) 보다 위에 형성된 제1 홀(h1)의 단면 프로파일이 실질적으로 수직한 것으로 도시되어 있으나, 실제로는 상부 선폭보다 하부 선폭이 작아지는 형태일 수 있다.
일부 실시예들에 따르면, 제2 식각 공정은 건식 또는 습식 식각 공정일 수 있다. 일부 실시예들에 따르면, 제2 식각 공정은 하부 콘택(115)의 상면을 식각의 종료점으로 하는 식각 공정일 수 있다. 제2 식각 공정에 의해 제1 및 제2 식각 정지막(121a, 123a)이 식각될 수 있다. 식각되어 형성된 제1 식각 정지 패턴(121)의 외곽 프로파일은 몰드 패턴(136)의 프로파일에 비해 더 큰 경사를 가질 수 있다. 일부 실시예들에 따르면, 제1 및 제2 식각 정지막(121a, 123a)을 식각할 때, 하부 콘택(115)의 상부가 일부 식각되어 소정의 크기의 홈이 형성될 수 있다.
이어서 도 2, 도 4 및 도 5를 참조하면, P1006에서 세정 공정을 수행할 수 있다. 일부 실시예들에 따르면, 제3 식각 정지막(123b)의 측면이 세정 공정에 의해 일부 제거되어 제2 식각 정지 패턴(123)이 형성될 수 있다. 일부 실시예들에 따르면 P1006의 세정 공정에서 세정액으로서 황을 포함하는 세정액이 이용될 수 있다. 일부 실시예들에 따르면, P1006 따르면 P1006의 세정 공정에서 세정액으로서 dilute sulfuric-peroxide(DSP) 등이 이용될 수 있다. 하지만 이러한 세정액은 예시적인 것들로서, 본 실시예들에 대하여, 일반적으로 세정 공정에 사용되는 세정액의 적용을 배제하는 것은 아니다. 이에 따라, 제1 홀(h1)에 인접하게 형성된 제2 식각 정지 패턴(123)은 리세스된 구조를 포함할 수 있다. 제3 식각 정지막(123b)은 SiBN을 포함하므로 세정 공정에 의해 일부 제거될 수 있다. 이에 따라 제1 홀(h1)의 프로파일이 바뀌어, 제2 홀(h2)이 형성될 수 있다. 또한 이에 따라 형성된 제2 식각 정지 패턴(123)은 제1 식각 정지 패턴(121)과 함께 식각 정지 패턴(120)을 구성할 수 있다. 일부 실시예들에 따르면, 제2 홀(h2)은 제2 식각 정지 패턴(123)과 실질적으로 동일한 레벨에서 수평 단면적이 증가된 구조를 가질 수 있다. 일부 실시예들에 따르면, 보론의 농도가 클수록 제2 식각 정지 패턴(123)이 더 리세스될 수 있다. 이에 따라 식각 정지 패턴(123)과 실질적으로 동일한 레벨의 제2 홀(h2)이 차지하는 공간이 더 넓어질 수 있다.
일부 실시예들에 따르면, 제1 식각 정지 패턴(121)의 조성은 제3 식각 정지막(123b)의 조성과 다르므로 세정 공정에 의해 제거되지 않을 수 있다. 제1 식각 정지 패턴(121)은 SiCN을 포함하므로 세정 공정에 의해 제거되지 않을 수 있다. 이에 따라 후속 공정에서 형성되는 하부 전극들(140a, 도 1)과 접하지 않지만 하부 전극들(140a, 도 1)에 인접한 하부 콘택(115)과 하부 전극들(140a, 도 1) 사이의 마진을 확보하여 의도치 않은 단락 또는 브릿지 발생을 방지할 수 있다.
이어서, 도 5 및 도 6을 참조하면 하드 마스크막(202)을 제거한 후에, 이전까지의 작업물에 도전막을 증착하여 제2 홀(h2)의 적어도 일부를 매립할 수 있다. 이어서, 노드 분리 공정을 진행하여 제2 홀(h2)의 내부의 일부를 콘포말하게 채우는 하부 전극들(140a)을 형성할 수 있다. 일부 실시예들에 따르면, 노드 분리 공정은 건식 에치백(Dry etchback) 또는 CMP(Chemical Mechanical Polishing) 등에 의해 수행될 수 있다. 일부 실시예들에 따르면, 노드 분리 공정시에 제1 희생막(201)이 함께 제거될 수 있다. 일부 실시예들에 따르면, 제1 희생막(201)은 노드 분리 공정시에 제2 지지층(130p2)을 보호하는 역할을 할 수 있다.
일부 실시예들에 따르면, 하부 전극들(140a)은 금속 질화막, 금속막 또는 금속 질화물과 금속이 조합된 물질막 중 어느 하나를 포함할 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)은 TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 하부 전극들(140a)은 CVD 공정 또는 ALD 공정 등에 의하여, 약 20㎚ 내지 약 100㎚의 두께로 형성될 수 있다.
일부 실시예들에 따르면, 하부 전극들(140a)은 콘포말하게 형성되는바 제2 홀(h2)의 구조가 실질적으로 동일하게 하부 전극들(140a)에 전사될 수 있다. 전술했듯, 하부 콘택(115)의 상부에 홈이 형성되는 경우, 하부 전극들(140a)의 상기 홈에 안착되는 형태로 견고하게 지지될 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 상부는 제2 지지층(130p2)에 의해 고정되고 지지될 수 있다. 일부 실시예들에 따르면, 하부 전극들(140a)의 하부는 식각 정지 패턴(120)에 의해 고정되고 지지될 수 있다.
이어서, 도 7을 참조하면, 제2 희생막(204)을 하부 전극들(140a)의 내부를 충분히 채울 수 있도록 전면에 형성한 후, 제2 희생막(204) 상에 포토레지스트 패턴(205)을 형성할 수 있다. 일부 실시예들에 따르면, 제2 희생막(204)은 TEOS, BPSG, PSG, USG, SOD, HDP와 같은 산화막을 포함할 수 있다. 포토레지스트 패턴(205)을 식각 마스크로 제2 희생막(204)을 및 제1 지지층(130p2)의 일부를 식각할 수 있다. 이에 따라 복수개의 오픈 영역(Op)을 포함하는 지지 패턴(130)이 제공될 수 있다.
일부 실시예들에 따르면, 오픈 영역(Op)을 통해 하부 전극들(140a) 각각의 일부 표면이 노출될 수 있다. 일부 실시예들에 따르면, 오픈 영역(Op)을 통해 하부 전극들(140a) 각각이 오픈될 수 있다. 이에 따라 후속 식각 공정에서 오픈 영역(Op)을 통해 습식 식각액이 흘러 들어갈 수 있다.
이어서, 도 7 및 도 8을 참조하면, 포토레지스트 패턴(205), 제2 희생막(204) 및 몰드 패턴(136)을 제거할 수 있다. 일부 실시예들에 따르면, 몰드 패턴(136)은 습식 식각 공정을 통해 제거될 수 있다. 일부 실시예들에 따르면, 상기 습식 식각 공정은 불산 또는 BOE(Buffered Oxide Etchant) 용액 등의 습식 케미컬(Wet chemical)을 이용하여 수행할 수 있다. 습식 케미컬은 지지 패턴(130)에 형성되어 있는 오픈 영역(Op)을 통해 흘러 들어가 몰드 패턴(136)을 식각할 수 있다. 몰드 패턴(136) 식각할 때 산화막 재질인 제2 희생막(204)도 동시에 제거될 수 있다.
한편, 습식 식각 공정 시에 지지 패턴(130)은 식각되지 않은 채 하부 전극들(140a)이 쓰러지지 않도록 지지할 수 있다. 또한, 식각 정지 패턴(120)은 하부 전극들(140a)을 지지하는 동시에, 습식 식각액이 하부 전극들(140a)의 하부 구조로 침투하여 하부 절연막(110)을 식각하는 것을 방지할 수 있다.
도 9를 참조하면, 유전막(150a)과 상부 전극(160a)을 제공할 수 있다.
유전막(150a)은 식각 정지 패턴(120)의 상면, 지지 패턴(130)의 노출된 표면 및 하부 전극들(140a)의 노출된 표면상에 콘포말하게 형성될 수 있다. 일부 실시예들에 따르면, 제2 식각 정지 패턴(123)과 실질적으로 동일한 레벨에 형성된 부분의 하부 전극들(140a) 내의 공간이 증가됨에 따라, 하부 전극(140a)의 고 종횡비에도 불구하고, 유전막(150a)이 균일한 두께로 신뢰성 있게 제공될 수 있다. 이에 따라 반도체 기억 소자의 신뢰성이 제고될 수 있다.
유전막(150a) 상에 상부 전극(160a)을 형성할 수 있다. 일부 실시예들에 따르면, 상부 전극(160a)은 유전막(150a)에 의해 둘러싸인 공간을 채울 수 있도록 충분히 제공될 수 있다. 일부 실시예들에 따르면, 상부 전극(160a)은 복수의 하부 전극들(140a)을 덮는 캡(cap) 형상을 가질 수 있다.
하부 전극들(140a), 유전막(150a) 및 상부 전극(160a)은 전하 저장 소자(CSEa)를 구성할 수 있다. 일부 실시예들에 따르면, 상부 전극(160a)은 전하 저장 소자(CSEa)의 공통 플레이트 전극으로 제공될 수 있다.
다시 도 1을 참조하면, 패시베이션 막(170), 상부 절연막(175), 상부 콘택(180) 및 상부 배선(190)을 제공할 수 있다.
패시베이션 막(170)은 상부 전극(160a)을 커버하도록 제공될 수 있다. 일부 실시예들에 따르면, 패시베이션 막(170)은 실리콘 질화물 등을 포함할 수 있으며, 예컨대, PECVD 공정을 통해 형성될 수 있다. 패시베이션 막(170) 상에는 상부 절연막(175)이 형성될 수 있다. 일부 실시예들에 따르면, 상부 절연막(175)은 하부 절연막(110)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있으나, 이에 제한되지 않는다.
상부 콘택(180)은 상부 절연막(175) 및 패시베이션 막(170)을 관통하여 상부 전극(160a)과 접하도록 형성될 수 있다. 일부 실시예들에 따르면, 상부 절연막(175) 및 패시베이션 막(170)을 순차적으로 식각하여 상부 전극(160)을 노출시키는 콘택 홀을 형성할 수 있다. 이어서, 상기 콘택 홀 내에 금속, 도핑된 폴리실리콘, 금속 질화물 및/또는 금속 실리사이드와 같은 도전 물질을 충전하여 상부 콘택(180)을 형성할 수 있다. 상부 절연막(175) 상에는 상부 콘택(180)과 전기적으로 연결될 수 있도록 구성된 상부 배선(190)이 더 형성될 수 있다.
도 10 내지 도 22는 일부 실시예들에 따른 반도체 장치(1000) 및 이의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 10, 도 13 및 도 17은 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 11, 도 12, 도 14 내지 도 16, 및 도 18 내지 도 22는 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 11, 도 12, 도 14 내지 도 16, 및 도 18 내지 도 22는 각각 도 10, 도 13 및 도 17에 표시된 I-I'절단선 및 II-II' 절단선을 따라 절단한 부분 단면도들을 포함하고 있다.
일부 실시예들에 따르면, 도 10 내지 도 22는 매립 셀 어레이 트랜지스터(buried cell array transistor: BCAT) 구조를 포함하는 디램 장치의 제조 방법을 도시하고 있다.
도 10 및 도 11을 참조하면, 기판(300) 상부에 소자 분리막(302)을 형성하여 액티브 패턴들(305)을 정의할 수 있다.
기판(300)은 예를 들면, 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(300)은 SOI 기판, 또는 GOI 기판일 수 있다.
일부 실시예들에 따르면, 소자 분리막(302) 및 액티브 패턴(305)은 얕은 트렌치 소자 분리(Shallow trenchIsolation: STI) 공정을 통해 형성될 수 있다. 일부 실시예들에 따르면, 이방성 식각 공정을 통해 기판(300) 상부를 제거하여 소자 분리 트렌치를 형성한 후, 실리콘 산화물로 구성된 절연막을 소자 분리 트렌치를 채우도록 충분히 제공할 수 있다. 이어서 액티브 패턴(305)의 상면이 노출될 때까지 CMP 공정 등으로 절연막 상부를 평탄화하여 소자 분리막(302)을 형성할 수 있다.
소자 분리막(302)이 형성됨에 따라, 소자 분리막(302)에 의해 한정되어 서로 이격된 복수의 액티브 패턴들(305)이 형성될 수 있다. 도 10에 도시된 바와 같이, 각 액티브 패턴(305)은 제1 방향(X 방향) 또는 제2 방향(Y 방향)에 소정의 각도만큼 기울어져서 연장될 수 있다. 또한, 복수의 액티브 패턴들(305)이 제1 및 제2 방향들(X, Y 방향)을 따라 이격되고 정렬되어 배치될 수 있다.
도 12를 참조하면, 액티브 패턴들(305) 및/또는 소자 분리막(302)의 상부를 식각하여 게이트 트렌치들(309)을 형성할 수 있다.
일부 실시예들에 따르면, 액티브 패턴들(305) 및 소자 분리막(302)의 상면들을 부분적으로 노출시키는 하드 마스크(도시되지 않음)를 형성하고, 하드 마스크를 사용하여 액티브 패턴들(305) 및 소자 분리막(302)을 부분적으로 식각함으로써 게이트 트렌치(309)를 형성할 수 있다.
일부 실시예들에 따르면, 게이트 트렌치(309)는 제2 방향(Y 방향)을 따라 액티브 패턴들(305) 및 소자 분리막(302)의 상부를 관통하며 연장될 수 있다. 일부 실시예들에 따르면, 게이트 트렌치들(309)은 제1 방향(X 방향)을 따라 이격되고 정렬되어 형성될 수 있다.
일부 실시예들에 따르면, 하나의 액티브 패턴(305)에 대해 2 개의 게이트 트렌치들(309)이 형성될 수 있다. 하나의 액티브 패턴(305)의 상면은 2 개의 게이트 트렌치들(309)에 의해 중앙부 및 2 개의 주변부들로 구분될 수 있다.
도 13 및 도 14를 참조하면, 게이트 트렌치(309)를 채우며 연장하는 게이트 구조물(328)이 형성될 수 있다.
일부 실시예들에 따르면, 예를 들면, 게이트 트렌치(309)에 의해 노출된 액티브 패턴(305)의 표면에 대해 열산화 공정을 수행하거나, 액티브 패턴(305)의 표면 상에 예를 들면, CVD 공정 등을 통해 실리콘 산화물 또는 금속 산화물을 증착하여 게이트 절연막을 형성할 수 있다.
게이트 절연막 상에 게이트 트렌치(309)의 나머지 부분을 채우는 게이트 도전막을 형성할 수 있다. 게이트 도전막은 예를 들면, 금속 및/또는 금속 질화물을 사용하여 ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다. 이후, CMP 공정을 통해 액티브 패턴(305)의 상면이 노출될 때까지 게이트 도전막을 평탄화하고, 에치-백 공정을 통해 게이트 트렌치(309) 내부에 형성된 게이트 절연막 및 게이트 도전막의 일부를 제거할 수 있다. 이에 따라, 게이트 트렌치(309)의 하부를 채우는 게이트 절연 패턴(322) 및 게이트 전극(324)을 형성할 수 있다.
게이트 절연 패턴(322) 및 게이트 전극(324) 상에 게이트 트렌치(309)의 나머지 부분을 채우는 마스크 막을 형성한 후, 마스크 막의 상부를, 액티브 패턴(305)의 상면이 노출될 때까지 평탄화하여 게이트 마스크(326)를 형성할 수 있다. 일부 실시예들에 따르면, 마스크 막은, CVD 공정을 통해 형성될 수 있고 실리콘 질화물을 포함할 수 있다.
이에 따라, 게이트 트렌치(309) 내부에 순차적으로 적층된 게이트 절연 패턴(322), 게이트 전극(324) 및 게이트 마스크(326)를 포함하는 게이트 구조물(328)이 형성될 수 있다.
게이트 트렌치(309)의 배열에 따라, 제2 방향(Y 방향)으로 연장되는 복수 개의 게이트 구조물들(328)이, 제1 방향(X 방향)을 따라 이격되고 정렬되어 형성될 수 있다. 게이트 구조물(328)은 액티브 패턴(305) 내에 매립된 구조를 가질 수 있다. 일부 실시예들에 따르면, 액티브 패턴(305)의 상부는 예를 들면, 2 개의 게이트 구조물들(328) 사이의 중앙부, 및 2 개의 게이트 구조물들(328) 각각을 사이에 두고, 중앙부와 대향하는 주변부들로 구분될 수 있다.
이어서, 게이트 구조물들(328)과 인접한 액티브 패턴(305)의 상부에 이온 주입 공정을 수행하여 제1 불순물 영역(301) 및 제2 불순물 영역(303)을 형성할 수 있다. 일부 실시예들에 따르면, 액티브 패턴(305)의 중앙부에 제1 불순물 영역(301)이 형성되고, 액티브 패턴(305)의 주변부들에 제2 불순물 영역(303)이 형성될 수 있다.
이어서, 액티브 패턴(305) 및 소자 분리막(302)을 커버하는 캡핑막(330)을 형성하고, 캡핑막(330) 상에 제1 층간 절연막(335)을 형성할 수 있다. 일부 실시예들에 따르면, 캡핑막(330) 및 제1 층간 절연막(335)은 각각 실리콘 질화물 및 실리콘 산화물을 포함할 수 있다. 캡핑막(330)은 후속 식각 공정들에 있어서 액티브 패턴(305) 또는 불순물 영역들(301, 303)을 보호하는 식각 정지막의 기능을 할 수 있다. 도 13에서는 설명의 편의를 위해 캡핑막(330) 및 제1 층간 절연막(335)의 도시는 생략되었다.
도 15를 참조하면, 제1 층간 절연막(335) 및 캡핑막(330)을 순차적으로, 부분적으로 식각하여 제1 불순물 영역들(301)을 노출시키는 그루브(337)를 형성할 수 있다. 그루브(337)는 도 13에 표시된 제2 방향(Y 방향)을 따라 연장하며, 제1 방향(X 방향)을 따라 복수로 형성될 수 있다.
일부 실시예들에 따르면, 그루브(337) 형성을 위한 식각 공정에 의해 제1 불순물 영역(301)의 일부가 함께 제거될 수 있다. 이에 따라, 제1 및 제2 불순물 영역들(301, 303) 사이에 단차가 발생할 수 있으며, 후속 공정에서 형성되는 도전 라인 구조물(355)(도 18 참조) 및 도전 콘택(375)(도 21 참조) 사이의 브릿지 또는 단락을 방지할 수 있다.
도 16을 참조하면, 제1 층간 절연막(335) 상에 그루브(337)를 채우는 제1 도전막(340)을 형성할 수 있다. 제1 도전막(340) 상에는 배리어 도전막(345) 및 제2 도전막(347)을 형성할 수 있고, 제2 도전막(347) 상에는 마스크 패턴(350)을 형성할 수 있다.
일부 실시예들에 따르면, 제1 도전막(340)은 도핑된 폴리실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 배리어 도전막(345)은 금속 질화물 또는 금속 실리사이드 질화물을 포함할 수 있다. 일부 실시예들에 따르면, 제2 도전막(347)은 금속 물질을 포함할 수 있다. 일부 실시예들에 따르면, 제1 도전막(340), 배리어 도전막(345) 및 제2 도전막(347)은 스퍼터링 공정, PVD 공정, 또는 ALD 공정 등을 통해 형성될 수 있다.
마스크 패턴(350)은 실리콘 질화물을 포함할 수 있고, 제2 방향(Y 방향, 도 14 참조)으로 연장되는 라인 형상을 가질 수 있다. 일부 실시예들에 따르면, 마스크 패턴(350)의 폭(예를 들면, 제1 방향으로의 폭)은 그루브(337)의 폭보다 더 작을 수 있다.
도 17 및 도 18을 참조하면, 마스크 패턴(350)을 식각 마스크로 사용하여 제2 도전막(347), 배리어 도전막(345) 및 제1 도전막(340)을 식각할 수 있다. 이에 따라, 제1 불순물 영역(301) 상에 순차적으로 적층되는 제1 도전 패턴(342), 배리어 도전 패턴(346) 및 제2 도전 패턴(348)이 형성될 수 있다. 설명의 편의를 위해, 도 17에서 제1 층간 절연막(335) 및 캡핑막(330)의 도시는 생략되었다. 또한, 제1 도전 패턴(342), 배리어 도전 패턴(346), 제2 도전 패턴(348) 및 마스크 패턴(350)을 포함하며, 제1 불순물 영역(301) 상에서 제2 방향(Y 방향)을 따라 연장하는 도전 라인 구조물(355)이 형성될 수 있다. 일부 실시예들에 따르면, 도전 라인 구조물(355)은 비트 라인의 기능을 할 수 있다. 일부 실시예들에 따르면, 도전 라인 구조물(355)은 그루브(337) 보다 작은 폭을 가질 수 있다. 따라서, 도전 라인 구조물(355)의 측벽은 그루브(337)의 측벽과 이격될 수 있다.
도 19를 참조하면, 도전 라인 구조물(355)의 측벽 상에 스페이서(357)를 형성할 수 있다. 일부 실시예들에 따르면, 제1 층간 절연막(335) 상에, 도전 라인 구조물(355)을 덮으며 실리콘 질화물을 포함하는 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하여 스페이서(357)를 형성할 수 있다.
이어서, 제1 층간 절연막(335) 상에 도전 라인 구조물(355)을 덮는 제2 층간 절연막(360)을 형성할 수 있다. 일부 실시예들에 따르면, 제2 층간 절연막(360)은 그루브(337)의 나머지 부분을 채울 수 있다. 제2 층간 절연막(360)은 도 1을 참조하여 설명한 하부 절연막(110)에 대응할 수 있다.
일부 실시예들에 따르면, CMP 공정을 통해 제2 층간 절연막(360)의 상부를 평탄화하여 마스크 패턴(350) 상면을 노출시킬 수 있다. 일부 실시예들에 따르면, 제2 층간 절연막(360)은 제1 층간 절연막(335)과 실질적으로 동일하거나 유사한 실리콘 산화물을 포함할 수 있다.
도 20을 참조하면, 제2 층간 절연막(360), 제1 층간 절연막(335) 및 캡핑막(330)을 관통하여 제2 불순물 영역(303)을 노출시키는 콘택 홀(370)을 형성할 수 있다. 일부 실시예들에 따르면, 콘택 홀(370)은 도 17에 도시된 홀 형성 영역(358) 각각에 대응되도록 형성될 수 있다.
일부 실시예들에 따르면, 콘택 홀(370)은 제2 불순물 영역(303)에 대응되어 형성될 수 있다. 일부 실시예들에 따르면, 하나의 액티브 패턴(305)에 대응하여 2개의 콘택 홀들(370)이 형성될 수 있다. 일부 실시예들에 따르면, 콘택 홀(370)은 스페이서(357)에 자기 정렬될 수 있다. 이 경우, 콘택 홀(370)에 의해 스페이서(357)의 측벽이 노출될 수 있다.
도 20에 도시된 바와 같이, 콘택 홀(370)에 의해 제2 불순물 영역(303)의 상면이 부분적으로 노출될 수 있다. 따라서, 도전 콘택(375) 및 도전 라인 구조물(355) 사이의 절연 거리를 확보하고, 기생 커패시턴스를 감소시킬 수 있다.
도 21을 참조하면, 콘택 홀(370)을 채우며, 제2 불순물 영역(303)과 접촉하거나 전기적으로 연결되는 도전 콘택(375)을 형성할 수 있다.
일부 실시예들에 따르면, 콘택 홀들(370)을 채우는 콘택 도전막을 제2 불순물 영역(303), 마스크 패턴(350) 및 제2 층간 절연막(360) 상에 형성할 수 있다. 이후, 예를 들면 마스크 패턴(350)의 상면이 노출될 때까지 상기 콘택 도전막의 상부를 CMP 공정을 통해 평탄화하여 각 콘택 홀(370)을 채우는 도전 콘택(375)이 형성될 수 있다. 도전 콘택(375)은 도 1에서 설명한 하부 콘택(115, 도1a 참조)에 대응될 수 있다. 일부 실시예들에 따르면, 콘택 도전막은 구리, 텅스텐, 알루미늄 등과 같은 금속, 금속 질화물, 도핑된 폴리실리콘 및/또는 금속 실리사이드를 포함할 수 있다. 일부 실시예들에 따르면, 콘택 도전막은 ALD 공정, CVD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다. 일부 실시예들에 따르면, 콘택 도전막은 구리 전해 도금 공정과 같은 도금 공정을 통해 형성될 수도 있다. 일부 실시예들에 따르면, 콘택 홀(370) 내벽에 티타늄, 티타늄 질화물 등을 포함하는 배리어 도전막을 형성한 후에 콘택 도전막을 제공할 수 있다.
이어서 도 22를 참조하면, 도 2 내지 도 9를 참조하여 설명한 바와 실질적으로 동일한 방식으로 이전까지의 작업물 상에 도 1의 반도체 기억 소자(100a, 도 1 참조)를 제공할 수 있다. 이에 따라 상술한 공정들에 의해, 도 22에 도시된 바와 같은 반도체 장치(1000)가 제공될 수 있다. 일부 실시예들에 따른 반도체 장치는, 높은 종횡비에도 불구하고, 유전막(150a)을 신뢰성 있게 제공할 수 있다. 또한 하부 전극들과 접하지 않으며 이웃한 하부 콘택 사이의 마진을 확보하여 브릿지 또는 단락이 발생하는 것을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100a, 100b, 100c: 반도체 기억 소자, 110: 하부 절연막, 115: 하부 콘택
120: 식각 정지막, 121: 제1 식각 정지막, 123: 제2 식각 정지막,
130: 지지 패턴, 140a, 140b, 140c: 하부 전극, 150a, 150b, 150c: 유전막 160a, 160b, 160c: 상부 전극

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 기판 상에 서로 이격되어 배치된 복수개의 하부 전극들; 및
    상기 기판 상에 배치되고, 상기 복수개의 하부 전극들 각각의 측벽의 하부를 둘러싸는 제1 식각 정지 패턴; 및
    상기 제1 식각 정지 패턴 상에 배치되는 제2 식각 정지 패턴을 포함하되,
    상기 제2 식각 정지 패턴의 수평 단면적은 수직 방향을 따라 가변적이고,
    상기 제2 식각 정지 패턴의 수평 단면적은 상기 기판으로부터 수직적으로 멀어질수록 작아지다가 커지는 것을 특징으로 하는 반도체 기억 소자.
  5. 제4항에 있어서,
    상기 제1 식각 정지 패턴의 수평 단면적은 상기 기판으로부터 수직적으로 멀어질수록 작아지는 것을 특징으로 하는 반도체 기억 소자.
  6. 삭제
  7. 제4항에 있어서,
    상기 제1 식각 정지 패턴의 최소 수평 단면적은 상기 제2 식각 정지 패턴의 최대 수평 단면적보다 더 큰 것을 특징으로 하는 반도체 기억 소자.
  8. 제4항에 있어서,
    상기 제1 식각 정지 패턴의 수직 두께는 상기 제2 식각 정지 패턴의 수직 두께보다 더 작은 것을 특징으로 하는 반도체 기억 소자.
  9. 기판 상에 서로 이격되어 배치되고, 중공 기둥 형상의 내부 공간을 가지는 복수개의 하부 전극들;
    상기 기판 상에 배치되고, 상기 복수개의 하부 전극들 각각의 하부를 둘러싸는 제1 식각 정지 패턴; 및
    상기 제1 식각 정지 패턴 상에 배치되는 제2 식각 정지 패턴을 포함하되,
    상기 하부 전극들은
    제1 레벨에 형성되고, 제1 내부 공간을 정의하는 제1 부분;
    상기 제1 레벨 보다 더 높은 제2 레벨에 형성되고, 제2 내부 공간을 정의하는 제2 부분; 및
    상기 제2 레벨보다 더 높은 제3 레벨에 형성되고, 제3 내부 공간을 정의하는 제3 부분을 포함하고,
    상기 제1 레벨은 상기 제1 식각 정지 패턴과 동일한 수직 레벨이고, 상기 제2 레벨은 상기 제2 식각 정지 패턴과 동일한 수직 레벨이고, 상기 제3 레벨은 상기 제2 식각 정지 패턴의 상면으로부터 상기 복수개의 하부 전극들의 상면까지의 수직 레벨이고,
    상기 제2 내부 공간의 수평 단면적은 상기 제3 내부 공간의 수평단면적보다 더 큰 것을 특징으로 하는 반도체 기억 소자.
  10. 제9항에 있어서,
    상기 제3 부분의 단면 프로파일의 기울기는 상기 제1 부분의 단면 프로파일의 기울기보다 더 큰 것을 특징으로 하는 반도체 기억 소자.
KR1020170161000A 2017-11-28 2017-11-28 반도체 기억 소자 KR102606236B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170161000A KR102606236B1 (ko) 2017-11-28 2017-11-28 반도체 기억 소자
US16/004,937 US10510759B2 (en) 2017-11-28 2018-06-11 Semiconductor memory device
CN201811330850.2A CN109841623B (zh) 2017-11-28 2018-11-09 半导体存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170161000A KR102606236B1 (ko) 2017-11-28 2017-11-28 반도체 기억 소자

Publications (2)

Publication Number Publication Date
KR20190062028A KR20190062028A (ko) 2019-06-05
KR102606236B1 true KR102606236B1 (ko) 2023-11-24

Family

ID=66632660

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170161000A KR102606236B1 (ko) 2017-11-28 2017-11-28 반도체 기억 소자

Country Status (3)

Country Link
US (1) US10510759B2 (ko)
KR (1) KR102606236B1 (ko)
CN (1) CN109841623B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113394162B (zh) 2020-03-12 2022-03-18 长鑫存储技术有限公司 电容阵列结构及其形成方法
US11784216B2 (en) * 2020-09-10 2023-10-10 Changxin Memory Technologies, Inc. Manufacturing method of capacitive structure, and capacitor
US20220367477A1 (en) * 2021-05-13 2022-11-17 Changxin Memory Technologies, Inc. Semiconductor device and method for forming semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060097410A1 (en) * 2003-08-13 2006-05-11 Samsung Electronics Co., Ltd. Semiconductor capacitor structure and method for manufacturing the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10308442A (ja) * 1997-05-07 1998-11-17 Mitsubishi Electric Corp 半導体装置の製造方法
JP2001057413A (ja) * 1999-06-11 2001-02-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6352921B1 (en) * 2000-07-19 2002-03-05 Chartered Semiconductor Manufacturing Ltd. Use of boron carbide as an etch-stop and barrier layer for copper dual damascene metallization
JP4045791B2 (ja) * 2001-12-04 2008-02-13 松下電器産業株式会社 半導体装置の製造方法
KR100441998B1 (ko) * 2002-07-06 2004-07-30 삼성전자주식회사 반도체 장치에서 셀프 얼라인 콘택홀 형성 방법
KR100614803B1 (ko) * 2004-10-26 2006-08-22 삼성전자주식회사 커패시터 제조 방법
KR20070002783A (ko) 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 소자 제조방법
US20070093055A1 (en) * 2005-10-24 2007-04-26 Pei-Yu Chou High-aspect ratio contact hole and method of making the same
US7915166B1 (en) 2007-02-22 2011-03-29 Novellus Systems, Inc. Diffusion barrier and etch stop films
KR20080087268A (ko) 2007-03-26 2008-10-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR100865726B1 (ko) 2007-07-02 2008-10-29 주식회사 하이닉스반도체 필라형 스토리지전극을 구비한 캐패시터 및 그 제조 방법
KR20090016813A (ko) * 2007-08-13 2009-02-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100948078B1 (ko) * 2008-05-21 2010-03-16 주식회사 하이닉스반도체 반도체 장치의 제조방법
US9406877B2 (en) 2009-01-09 2016-08-02 Nec Corporation Semiconductor device and method of manufacturing the same
KR20120093731A (ko) * 2011-02-15 2012-08-23 에스케이하이닉스 주식회사 반도체소자의 스토리지노드 형성방법 및 이를 이용한 커패시터 형성방법
KR20140108982A (ko) 2013-03-04 2014-09-15 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9570460B2 (en) * 2014-07-29 2017-02-14 Sandisk Technologies Llc Spacer passivation for high-aspect ratio opening film removal and cleaning
KR102182153B1 (ko) * 2014-08-27 2020-11-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102399345B1 (ko) * 2014-11-12 2022-05-19 삼성전자주식회사 반도체 장치의 제조 방법
KR102462134B1 (ko) * 2015-05-19 2022-11-02 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060097410A1 (en) * 2003-08-13 2006-05-11 Samsung Electronics Co., Ltd. Semiconductor capacitor structure and method for manufacturing the same

Also Published As

Publication number Publication date
CN109841623B (zh) 2024-05-07
US10510759B2 (en) 2019-12-17
US20190164976A1 (en) 2019-05-30
KR20190062028A (ko) 2019-06-05
CN109841623A (zh) 2019-06-04

Similar Documents

Publication Publication Date Title
US11778811B2 (en) Semiconductor memory device and method of fabricating the same
US11574912B2 (en) Memory devices and methods of manufacturing the same
CN108231772B (zh) 半导体器件及制造其的方法
CN106531744B (zh) 半导体器件及其制造方法
US11322501B2 (en) Semiconductor device and method for fabricating the same
CN112117322B (zh) 半导体器件和制造半导体器件的方法
US9171670B2 (en) Capacitor structures having supporting patterns and methods of forming the same
US8822302B2 (en) Methods of fabricating a storage node in a semiconductor device and methods of fabricating a capacitor using the same
US20120217576A1 (en) Semiconductor device and method for forming the same
US9276058B2 (en) Methods of manufacturing semiconductor devices
CN110797345A (zh) 垂直存储器件
US20170025416A1 (en) Capacitor structures and methods of forming the same, and semiconductor devices including the same
KR102606236B1 (ko) 반도체 기억 소자
US20220157824A1 (en) Semiconductor device having reduced contact resistance between access transistors and conductive features and method of manufacturing the same
US11963344B2 (en) Integrated circuit device and manufacturing method thereof
US20110012184A1 (en) Semiconductor memory device
US20230363142A1 (en) Semiconductor memory device
TW202335189A (zh) 積體電路裝置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant