KR100948078B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

Info

Publication number
KR100948078B1
KR100948078B1 KR1020080046973A KR20080046973A KR100948078B1 KR 100948078 B1 KR100948078 B1 KR 100948078B1 KR 1020080046973 A KR1020080046973 A KR 1020080046973A KR 20080046973 A KR20080046973 A KR 20080046973A KR 100948078 B1 KR100948078 B1 KR 100948078B1
Authority
KR
South Korea
Prior art keywords
pattern
film
etching
oxide film
storage node
Prior art date
Application number
KR1020080046973A
Other languages
English (en)
Other versions
KR20090120921A (ko
Inventor
송한상
박종범
박종국
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080046973A priority Critical patent/KR100948078B1/ko
Priority to US12/344,154 priority patent/US7998825B2/en
Priority to CN200910007223XA priority patent/CN101587860B/zh
Publication of KR20090120921A publication Critical patent/KR20090120921A/ko
Application granted granted Critical
Publication of KR100948078B1 publication Critical patent/KR100948078B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 고종횡비(high aspect ratio)를 갖는 스토리지노드홀 또는 콘택홀과 같은 오픈영역이 필요로 하는 최소한의 바텀선폭(bottom Critical Dimension, bottom CD)를 확보할 수 있는 반도체 장치의 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 도전막 상에서 상기 도전막의 상부면을 노출시키는 제1패턴을 구비하는 식각정지막을 형성하는 단계; 상기 식각정지막 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 도전막의 상부면을 노출시키는 제2패턴을 형성하는 단계; 상기 제1패턴의 측벽이 노출될 때까지 상기 제2패턴의 측벽을 확장시키는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 반도체 장치에서 필요로 하는 최소한의 바텀선폭을 확보할 수 있는 효과가 있다.
콘택홀, 스토리지노드홀, 오픈영역, 선폭

Description

반도체 장치의 제조방법{METHOD FOR MANUFCTURING SEMICONDUCTOR DEVICE}
본 발명의 반도체 장치의 제조 기술에 관한 것으로, 특히 고종횡비(high aspect ratio)를 갖는 오픈영역에서 필요로 하는 최소한의 바텀선폭(bottom Critical Dimension, bottom CD)를 확보할 수 있는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치의 스토리지노드홀(storage node hole) 또는 콘택홀(contact hole)과 같은 오픈영역을 형성하기 위해서는 오픈영역이 형성될 절연막 및 식각장벽패턴을 순차적으로 형성한 후, 식각장벽패턴을 식각장벽(etch barrier)으로 절연막을 식각하여 오픈영역을 형성하게 된다. 오픈영역에는 도전막을 매립시켜 하단에 형성된 도전막과 상단에 형성될 도전막을 전기적으로 연결하는 콘택플러그를 형성하거나, 오픈영역에 도전막, 유전막 및 도전막을 차례로 증착하여 실린더형(cylinder) 또는 콘케이브형(concave) 구조를 갖는 MIM(Metal-Insulator-Metal) 캐패시터를 형성할 수도 있다.
최근에는 반도체 장치의 디자인 룰(Desion Rule)이 작아짐에 따라 오픈영역의 선폭(Critical Dimension, CD)은 점점 더 줄어들고, 깊이는 더 깊어지고 있다. 이에 따라, 메탈콘택용 플러그(예컨대, M1C) 또는 실린더형 MIM 캐패시터의 스토리지노드홀과 같이 고종횡비(high aspect ratio)를 갖는 오픈영역을 안정적으로 형성하는 것이 매우 어렵다.
도 1은 종래기술에 따른 오픈영역을 도시한 단면도이다.
도 1에 도시된 바와 같이, 소정의 구조물이 구비된 기판(11)상에 형성된 절연막(12)에 오픈영역(13)이 형성되어 있다. 여기서, 도 1의 (a)는 정상적으로 형성된 오픈영역(13)을 도시한 것이다.
하지만, 종래기술에서는 도 1의 (b)에 나타낸 바와 같이, 오픈영역(13)의 탑선폭(W1)보다 바텀선폭(W2)이 작아지는 문제점이 발생한다(W1 > W2). 구체적으로, 오픈영역(13)을 형성하기 위한 식각공정시 통상적으로 건식식각법(dry etch)을 사용하는데, 건식식각법의 식각특성상 오픈영역(13)의 하부로 식각이 진행될수록 식각효율이 저하되기 때문이다. 참고로, 건식식각법을 사용하여 오픈영역(13)을 형성할 경우, 식각가스 및 식각과정에서 발생된 식각부산물(etch by product)로 인하여 오픈영역(13) 내부의 압력이 증가하게 되는데, 이로 인하여 오픈영역(13)의 하부로 식각이 진행될수록 식각효율이 저하된다. 이러한, 오픈영역(13)의 바텀선폭(W2) 감소는 반도체 장치의 캐패시터에서 스토리지노드의 리닝(leaning)을 유발하는 문제점 및 기설정된 캐패시터의 정전용량을 감소시키는 치명적인 문제점이 있다. 또한, 반도체 장치의 콘택플러그에서는 콘택플러그 하단에 형성된 도전막과의 콘택면적을 감소시켜 이들 사이의 콘택저항을 증가시키는 문제점이 있다.
또한, 반도체 장치의 디자인 룰이 감소함에 따라 오픈영역(13)의 선폭이 점점 작아지고 깊이는 더욱 깊어짐에 따라 오픈영역(13)을 형성하기 위한 식각마진이 점점 감소하고 있다. 이로 인하여 도 1의 (c)에 나타낸 바와 같이, 오픈영역(13)의 탑선폭(W1)보다 바텀선폭(W2)이 작아지는 문제점이 심화되어 콘택낫오픈(contact not open, X)이 발생하는 문제점이 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 오픈영역에서 필요로 하는 최소한의 바텀선폭(bottom CD)을 확보할 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 오픈영역에서 콘택낫오픈이 발생하는 것을 방지할 있는 반도체 장치의 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치의 제조방업은, 도전막 상에서 상기 도전막의 상부면을 노출시키는 제1패턴을 구비하는 식각정지막을 형성하는 단계; 상기 식각정지막 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 도전막의 상부면을 노출시키는 제2패턴을 형성하는 단계 및 상기 제1패턴의 측벽이 노출될 때까지 상기 제2패턴의 측벽을 확장시키는 단계를 포함한다. 이때, 상기 제2패턴의 탑선폭(top CD)이 상기 제1패턴의 선폭과 동일할 수 있다.
상기 절연막은 하나의 산화막으로 이루어진 단일막으로 형성하거나, 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막으로 형성할 수 있다. 이때, 상기 절연막은 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막으로 형성하되, 최상층으로 갈수록 습식식각속도가 느린 산화막으로 형성할 수 있다.
상기 절연막을 형성하는 단계는, 상기 제1패턴을 구비하는 식각정지막을 덮도록 제1산화막을 형성하는 단계; 상기 제1산화막 상에 상기 제1산화막보다 습식식각속도가 느린 제2산화막을 형성하는 단계 및 상기 제2산화막 상에 상기 제2산화막보다 습식식각속도가 느린 제3산화막을 형성하는 단계를 포함할 수 있다. 여기서, 상기 제1산화막 및 제2산화막은 불순물이 함유된 도프드(doped) 산화막으로 형성할 수 있으며, 제3산화막은 불순물이 함유되지 않은 언도프드(undoped) 산화막으로 형성할 수 있다. 상기 제1산화막에 함유된 불순물의 중량비(wt%)가 상기 제2산화막이 함유된 불순물의 중량비보다 더 클 수 있으며, 구체적으로 상기 제1산화막에 함유된 불순물은 상기 제1산화막의 전체 중량 대비 6wt% ~ 10wt% 범위를 갖고, 상기 제2산화막에 함유된 불순물은 상기 제2산화막의 전체 중량 대비 1wt% ~ 5wt% 범위를 가질 수 있다. 상기 불순물은 인(P)을 포함할 수 있다. 상기 제1산화막 및 제2산화막은 PSG(Phosphorus Silicate Glass) 또는 BPSG(Boron Phosphorus Silicate Glass)를 포함할 수 있다. 상기 제3산화막은 PETEOS를 포함할 수 있다.
상기 식각정지막은 질화막을 포함할 수 있다.
상기 제1패턴과 상기 제2패턴은 동일한 포토마스크를 사용하여 형성할 수 있으며, 상기 제2패턴을 형성하는 단계는, 건식식각법을 사용하여 실시할 수 있다.
상기 제2패턴의 측벽을 확장시키는 단계는, 습식식각법을 사용하여 실시할 수 있으며, 구체적으로 BOE(Buffered Oxide Echant) 용액 또는 불산(HF)용액을 사용하여 실시할 수 있다.
상기 제2패턴은 스토리지노드를 형성하기 위한 스토리지노드홀 또는 콘택플 러그를 형성하기 위한 콘택홀을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치의 캐패시터 제조방법은, 스토리지노드콘택플러그를 구비하는 기판상에 상기 스토리지노드콘택플러그의 상부면을 노출시키는 제1패턴을 갖는 식각정지막을 형성하는 단계; 상기 식각정지막 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 스토리지노드콘택플러그의 상부면을 노출시키는 제2패턴을 형성하는 단계; 상기 제1패턴의 측벽이 노출될 때까지 상기 제2패턴의 측벽을 확장시키는 단계; 상기 제2패턴의 표면을 따라 스토리지노드를 형성하는 단계 및 상기 절연막을 제거하는 단계를 포함한다. 이때, 상기 제2패턴의 탑선폭이 상기 제1패턴의 선폭과 동일할 수 있다.
상기 제1패턴을 갖는 식각정지막을 형성하는 단계는, 기판상에 스토리지노드콘택플러그를 구비하는 층간절연막을 형성하는 단계; 상기 층간절연막을 리세스하여 상기 스토리지노드콘택플러그의 일부를 상기 층간절연막 위로 돌출시키는 단계; 상기 층간절연막 상에 돌출된 상기 스토리지노드콘택플러그를 덮는 식각정지막을 형성하는 단계 및 상기 식각정지막을 선택적으로 식각하여 상기 스토리지노드콘택플러그의 상부면을 노출시키는 제1패턴을 형성하는 단계를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 제1패턴을 구비하는 식각정지막을 형성함으로써, 반도체 장치에서 필요로 하는 최소한의 바텀선폭을 확보할 수 있는 효과가 있다.
또한, 본 발명은 오픈영역에 콘택낫오픈이 발생하는 것을 방지할 수 있는 효과가 있다.
이러한 본 발명의 반도체 장치 제조방법을 메탈콘택용 플러그와 같은 콘택플러그 제조공정에 적용할 경우, 콘택플러그 하단에 형성된 도전막과 콘택플러그 사이의 최소한의 접촉면적을 확보하여 이들 사이에 콘택저항이 증가하는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명의 반도체 장치 제조방법을 캐패시터 제조공정에 적용할 경우, 스토리지노드의 리닝 및 브릿지를 방지할 수 있다. 또한, 기설정된 캐패시터의 정전용량보다 더 큰 정전용량을 갖는 캐패시터를 제공할 수 있는 효과가 있다.
이로써, 본 발명은 반도체 장치의 특성을 향상시킴과 동시에 제조 수율(yield)을 향상시킬 수 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 반도체 장치의 스토리지노드홀 또는 콘택홀과 같은 오픈영역의 형성방법에 관한 것으로, 특히 고종횡비(high aspect ratio)를 갖는 오픈영역에서 필요로 하는 최소한의 바텀선폭(bottom CD)을 확보할 수 있는 반도체 장치의 제조방법을 제공한다. 이를 위하여 본 발명은 오픈영역에서 필요로 하는 최소한의 바텀선폭을 정의하는 패턴을 구비하는 식각정지막을 형성하는 것을 기술적 원리로 한다.
또한, 본 발명의 기술적 원리는 오픈영역 제조공정에 모두 적용할 수 있으며, 특히 고종횡비를 갖는 오픈영역 제조공정에 적용할 경우 우수한 효과를 얻을 수 있다. 예컨대, 고종횡비를 갖는 오픈영역으로는 스토리지노드(Snorage Node, SN)를 형성하기 위한 스토리지노드홀, 메탈콘택용 플러그를 형성하기 위한 오픈영역(예컨대, M1C) 등이 있다.
이하, 본 발명의 제1실시예 및 제2실시예를 통하여 본 발명의 기술적 원리를 콘택플러그 제조방법에 적용한 경우를 예시하여 설명한다.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 도전막(21) 상에 식각정지막(22)을 형성한다. 이때, 식각정지막(22)은 후속 공정간 도전막(21)을 보호하는 역할 및 후속 공정을 통하여 형성될 오픈영역이 필요로 하는 최소한의 바텀선폭을 제공하는 역할을 수행하는 것으로, 1000Å ~ 2000Å 범위의 두께를 갖도록 형성할 수 있다.
또한, 식각정지막(22)은 질화막으로 형성할 수 있으며, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
다음으로, 식각정지막(22) 상에 제1식각장벽패턴(23)을 형성한다. 이때, 제1 식각장벽패턴(23)은 포토레지스트(Photo Resist, PR)로 형성할 수 있다.
다음으로, 제1식각장벽패턴(23)을 식각장벽(etch barrier)으로 식각정지막(22)을 식각하여 도전막(21)의 상부면을 노출시키는 제1패턴(22A)을 형성한다. 이때, 도전막(21)을 노출시키는 제1패턴(22A)의 선폭(W1)은 후속 공정을 통하여 형성될 오픈영역이 필요로 하는 최소한의 바텀선폭을 제공할 수 있도록 형성하는 것이 바람직하다(즉, 제1패턴(22A)의 선폭(W1) = 오픈영역이 필요로 하는 최소한의 바텀선폭).
여기서, 제1패턴(22A)을 형성하기 위한 식각공정은 건식식각법(dry etch)을 사용하여 실시할 수 있으며, 건식식각법으로는 플라즈마 식각법(plasma etch)을 사용할 수 있다. 예를 들어, 식각정지막(22)을 실리콘질화막으로 형성한 경우 플라즈마 식각법을 사용하여 제1패턴(22A)을 형성하는 방법은, 불화탄소가스, 불화메탄가스, 산소가스(O2) 및 아르곤가스가 혼합된 혼합가스의 플라즈마, 불화탄소가스와 헬륨가스(He)가 혼합된 혼합가스의 플라즈마, 불화탄소가스와 수소가스(H2)가 혼합된 혼합가스의 플라즈마 또는 불화메탄가스와 수소가스가 혼합된 혼합가스의 플라즈마 중 어느 하나를 사용하여 실시할 수 있다. 여기서, 불화탄소가스로는 CF4, C2F6, C3F8 등을 사용할 수 있으며, 불화메탄가스로는 CHF3을 사용할 수 있다.
한편, 건식식각법의 식각특성상 제1패턴(22A)의 탑선폭과 바텀선폭이 서로 다를 수 있지만, 본 발명의 식각정지막(22)은 얇은 두께(예컨대, 1000Å ~ 2000Å)를 갖기 때문에 건식식각법을 사용하여 형성하더라도 제1패턴(22A)의 탑선폭과 바 텀선폭 사이에 차이가 발생하지 않는다.
다음으로, 제1식각장벽패턴(23)을 제거한다. 예를 들어, 제1식각장벽패턴(23)을 포토레지스트로 형성한 경우, 제1식각장벽패턴(23)은 산소 플라즈마 처리(O2 plasma treatment)를 사용하여 제거할 수 있다.
한편, 제1식각장벽패턴(23)은 제1패턴(22A)을 형성하는 과정에서 모두 소실되어 제거될 수도 있다.
도 2b에 도시된 바와 같이, 제1패턴(22A)을 구비하는 식각정지막(22) 상부에 절연막(24)을 형성한다. 구체적으로, 절연막(24)은 제1패턴(22A)을 매립함과 동시에 식각정지막(22)의 상부면을 덮도록 형성하는 것이 바람직하다.
여기서, 절연막(24)은 산화막으로 형성할 수 있으며, 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric) 중 어느 하나를 사용할 수 있다.
다음으로, 절연막(24) 상에 제2식각장벽패턴(25)을 형성한다. 이때, 제2식각장벽패턴(25)은 제1식각장벽패턴(23)과 동일한 식각장벽패턴일 수 있다. 즉, 제2식각장벽패턴(25)은 제1식각장벽패턴(23)과 동일한 포토마스크(photo mask)를 사용하여 형성할 수 있다. 따라서, 제1식각장벽패턴(23)의 개구부 선폭과 제2식각장벽패턴(25)의 개구부 선폭은 서로 동일할 수 있다.
여기서, 제2식각장벽패턴(25)은 오픈영역을 형성하기 위한 절연막(24) 식각공정시 식각장벽으로써 작용하며, 산화막, 질화막, 산화질화막(oxynitride) 및 비정질탄소막(amorphous carbon layer)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 제2식각장벽패턴(25)을 식각장벽으로 절연막(24)을 식각하여 도전막(21)의 상부면을 노출시키고 탑선폭(W2)이 제1패턴(22A)의 선폭(W1)과 동일한 제2패턴(26)을 형성한다. 이때, 제2패턴(26)은 통상적으로 오픈영역이라고 부른다. 이하, 제2패턴(26)을 형성하기 위한 식각공정을 '1차 식각'이라 약칭한다. 이때, 1차 식각은 건식식각법 예컨대, 플라즈마 식각법을 사용하여 실시할 수 있다.
예를 들어, 절연막(24)을 산화막으로 형성한 경우 플라즈마 식각법을 사용하여 제2패턴(26)을 형성하는 1차 식각은, 불화탄소가스와 불화메탄가스가 혼합된 혼합가스의 플라즈마, 불화탄소가스, 불화메탄가스 및 아르곤가스가 혼합된 혼합가스의 플라즈마, 불화탄소가스와 수소가스(H2)가 혼합된 혼합가스의 플라즈마 및 불화메탄가스와 이산화탄소(CO2)가 혼합된 혼합가스의 플라즈마로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 실시할 수 있다. 이때, 식각가스 및 절연막(24)을 식각하는 과정에서 발생된 식각부산물(etch by product)로 인하여 제2패턴(26) 내부의 압력이 증가하게 되며, 이로 인하여 제2패턴(26)의 하부로 1차 식각이 진행될수록 식각효율이 저하되어 제2패턴(26)의 탑선폭(W2)보다 바텀선폭(W3)이 작아질 수 있다(W2 > W3).
여기서, 제2식각장벽패턴(25)과 제1식각장벽패턴(23)은 동일한 포토마스크를 사용하여 형성하였기 때문에 제2패턴(26)의 탑선폭(W2)과 제1패턴(22A)의 선폭(W1)은 서로 동일하다(W1 = W2). 그리고, 1차 식각시 식각특성으로 인하여 제2패턴(26)의 바텀선폭(W3)은 제2패턴(26)이 필요로 하는 최소한의 바텀선폭 즉, 제1패턴(22A)의 선폭(W1) 보다 작다(W1 > W3).
정리하면, 1차 식각시 식각장벽으로 제1식각장벽패턴(23)과 동일한 개구부를 갖는 제2식각장벽패턴(25)을 사용하고, 건식식각법의 식각특성으로 인하여 제2패턴(26)의 탑선폭(W2)보다 바텀선폭(W3)이 작게 형성되기 때문에 1차 식각을 통하여 형성된 제2패턴(26)에서는 제1패턴(22A)의 측벽이 노출되지 않는다. 즉, 1차 식각만으로는 제2패턴(26)이 필요로 하는 최소한의 바텀선폭을 확보할 수 없다.
따라서, 제2패턴(26)이 필요로 하는 최소한의 바텀선폭을 확보하기 위하여 도 2c에 도시된 바와 같이, 제2패턴(26) 측벽의 절연막(24)을 추가로 식각하여 제1패턴(22A)의 측벽을 노출시킨다. 이하, 제1패턴(22A)의 측벽을 노출시키기 위한 식각공정을 '2차 식각'이라 약칭하며, 제1패턴(22A)의 측벽이 노출된 제2패턴(26)의 도면부호를 '26A'로 변경하여 표기한다.
한편, 2차 식각시 제1패턴(22A)의 측벽면을 노출시킴과 동시에 식각정지막(22)의 상부면을 일부 노출시킬 수도 있다.
여기서, 2차 식각은 습식식각법(wet etch)을 사용하여 실시할 수 있다, 예를 들어, 절연막(24)을 산화막으로 형성한 경우 습식식각법을 사용하여 제1패턴(22A)의 측벽을 노출시키는 2차 식각은, BOE(Buffered Oxide Echant)용액 또는 불산(HF) 용액을 사용하여 실시할 수 있다. 이때, 식각용액의 농도, 식각시간과 같은 공정조건을 조절하여 제1패턴(22A)의 측벽이 노출되는 정도, 식각정지막(22)의 상부면이 노출되는 정도 및 인접한 제2패턴(26A)간의 간격을 조절할 수 있다.
여기서, 2차 식각시 사용된 식각케미컬 즉, BOE용액 또는 불산용액은 산화막 식각용액이기 때문에 질화막으로 이루어진 식각정지막(22)은 식각되지 않고, 산화막으로 이루어진 절연막(24)만 식각된다.
상술한 2차 식각을 통하여 제2패턴(26A)의 측벽을 P11에서 P12로 확장시켜서 제1패턴(22A)의 측벽을 노출시킴으로써, 제2패턴(26A)이 필요로 하는 최소한의 바텀선폭을 확보할 수 있다. 또한, 2차 식각을 통하여 제2패턴(26A)을 형성하기 위한 식각공정시 식각마진 부족에 따른 콘택낫오픈의 발생을 방지할 수 있다. 구체적으로, 제2패턴(26A)을 형성하기 위한 식각공정 즉, 1차 식각시 식각마진 부족으로 인하여 제2패턴(26A)의 하부에 절연막(24)이 잔류하더라도 즉, 콘택낫오픈이 발생하더라도, 2차 식각공정을 통하여 제2패턴(26A)의 하부에 잔류하는 절연막(24)을 제거할 수 있기 때문에 콘택낫오픈이 발생하는 것을 방지할 수 있다. 이를 통하여 반도체 장치의 제조 수율을 향상시킬 수 있다.
한편, 제2패턴(26A)의 측벽이 P11에서 P12로 확장되면서 제2패턴(26A)의 바텀선폭(W3)이 확장됨과 동시에 탑선폭(W2)도 확장될 수 있다. 따라서, 2차 식각시 인접한 제2패턴(26A) 간의 간격을 고려하여 공정조건 예컨대, 식각용액의 농도, 식각시간 등을 조절하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 제2식각장벽패턴(25)을 제거한 후, 제2패턴(26A)에 도전막을 매립하여 콘택플러그(27)를 형성한다. 이때, 콘택플러그(27)는 폴리실리콘막, 금속막, 도전성금속질화막, 도전성금속산화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 금속막으로는 알루미늄막(Al), 티타늄막(Ti), 텅스텐막(W) 등을 사용할 수 있다. 도전성금속질화막으로는 티타늄질화막(TiN)을 사용할 수 있고, 도전성금속산화막으로는 이리듐산화막(IrO2)을 사용할 수 있다. 그리고, 금속실리사이드막으로는 티타늄실리사이드막(TiSi), 텅스텐실리사이드막(WSi) 등을 사용할 수 있다.
상술한 공정과정을 통하여 최소한의 바텀선폭을 확보한 콘택플러그(27)를 형성할 수 있다. 참고로, 콘택플러그(27)가 최소한의 바텀선폭을 확보하지 못할 경우, 콘택플러그(27) 하부에 형성된 도전막(21)과 콘택플러그(27) 사이의 콘택면적이 감소하여 이들 사이에 콘택저항이 증가할 우려가 있다. 이들 사이에 콘택저항이 증가한다는 것은 이들 사이에서 신호전달이 지연(delay)되는 것을 의미하며, 신호전달이 지연될 경우 반도체 장치의 동작특성이 저하될 수 있다.
이와 같이, 본 발명은 제2패턴(26A) 즉, 오픈영역이 필요로 하는 최소한의 바텀선폭을 정의하는 제1패턴(22A)을 구비하는 식각정지막(22)을 형성함으로써, 제2패턴(26A)이 필요로 하는 최소한의 바텀선폭을 확보할 수 있으며, 이를 통하여 반도체 장치의 동작특성 및 제조 수율을 향상시킬 수 있다.
이하, 본 발명의 제2실시예에서는 콘택플러그를 형성하는 과정에서 오픈영역이 필요로 하는 바텀선폭을 확보함과 동시에 오픈영역의 탑선폭이 증가하는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공한다. 만약, 오픈영역의 탑선폭이 증가할 경우, 인접한 오픈영역간 간격이 감소하여 오픈영역을 매립하는 콘택플러그 사이에 쇼트(short)가 발생할 우려가 있다. 여기서, 설명의 편의를 위하여 본 발명의 제1실시예와 유사한 부분에 대해서는 자세한 설명을 생략하고 차이점을 중심으로 설명한다.
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 도전막(31) 상에 1000Å ~ 2000Å 범위의 두께를 갖는 식각정지막(32) 및 제1식각장벽패턴(미도시)을 순차적으로 형성한 후, 제1식각장벽패턴을 식각장벽으로 식각정지막(32)을 식각하여 제1패턴(32A)을 형성한다. 이때, 제1패턴(32A)의 선폭(W1)은 후속 공정을 통하여 형성될 오픈영역이 필요로 하는 최소한의 바텀선폭을 제공할 수 있도록 형성하는 것이 바람직하다(즉, 제1패턴(32A)의 선폭(W1) = 오픈영역이 필요로 하는 최소한의 바텀선폭).
또한, 제1패턴(32A)을 구비하는 식각정지막(32)은 질화막으로 형성할 수 있으며, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
다음으로, 제1패턴(32A)을 구비하는 식각정지막(32) 상부에 절연막(35)을 형성한다. 이때, 절연막(35)은 산화막으로 형성할 수 있으며, 산화막으로는 산화막으 로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric) 중 어느 하나를 사용할 수 있다.
여기서, 절연막(35)은 후속 공정을 통하여 형성될 오픈영역이 필요로 하는 최소한의 바텀선폭을 확보함과 동시에 후속 공정간에 기설정된 오픈영역의 탑선폭가 증가하는 것을 방지하기 위하여 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막으로 형성하는 것이 바람직하다. 더욱 바람직하게 절연막(35)은 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막으로 형성하되, 최상층부로 갈수록 습식식각속도가 느린 산화막으로 형성하는 것이 바람직하다.
예를 들어, 절연막(35)은 제1패턴(32A)을 매립함과 동시에 식각정지막(32)의 상부면을 덮는 제1산화막(33)과 제1산화막(33) 상에 제1산화막(33) 보다 습식식각속도가 느린 제2산화막(34)이 적층된 적층막으로 형성할 수 있다. 여기서, 제1산화막(33)은 불순물이 함유된 도프드(doped) 산화막으로 형성할 수 있다. 이때, 불순물은 인(P)을 포함할 수 있다. 따라서, 제1산화막(33)은 인(P)이 함유된 산화막 예컨대, BPSG 또는 PSG를 사용하여 형성할 수 있다. 제2산화막(34)은 불순물이 함유되지 않은 언도프드(undoped) 산화막으로 형성할 수 있다. 따라서, 제2산화막(34)으로는 PETEOS를 사용하여 형성할 수 있다. 참고로, PSG 또는 BPSG는 PETEOS에 비하여 습식식각속도가 더 빠른 것으로 알려져 있다.
여기서, 보다 효과적으로 오픈영역이 필요로 하는 최소한의 바텀선폭을 확보함과 동시에 후속 공정간에 기설정된 오픈영역의 탑선폭이 증가하는 것을 방지하기 위해서는 제1산화막(33)과 제2산화막(34) 사이의 습식식각속도 차이를 증가시키는 것이 바람직하다. 구체적으로, 제1산화막(33)을 구성하는 불순물 예컨대, 인(P)이 함유된 산화막은 막내 함유된 불순물의 중량비(wt%)에 따라서 습식식각속도를 변화시킬 수 있다. 참고로, 불순물이 함유된 산화막에서 막내 불순물의 중량비(또는 함량비)가 증가할수록 습식시각속도가 증가하는 것으로 알려져 있다. 따라서, 제1산화막(33)내 불순물의 중량비는 제1산화막(33)의 전체 중량 대비 1wt% ~ 10wt% 범위를 갖도록 제어하는 것이 바람직하다. 여기서, 제1산화막(33) 내 불순물의 중량비가 1wt% 미만일 경우 제2산화막(34) 예컨대, PETEOS보다 빠른 습식식각속도를 가질 수 없으며, 제1산화막(33) 내 불순물의 중량비가 10wt%를 초과할 경우 막질이 저하되어 절연막으로써의 기능을 수행할 수 없다.
다음으로, 절연막(35) 상에 즉, 제2산화막(34) 상에 제2식각장벽패턴(36)을 형성한다. 이때, 제2식각장벽패턴(36)은 제1패턴(32)을 형성하기 위한 제1식각장벽패턴과 동일한 식각장벽패턴일 수 있다. 즉, 제2식각장벽패턴(36)은 제1식각장벽패턴과 동일한 포토마스크를 사용하여 형성할 수 있다. 따라서, 제1식각장벽패턴의 개구부 선폭과 제2식각장벽패턴(36)의 개구부 선폭는 서로 동일할 수 있다.
여기서, 제2식각장벽패턴(36)은 오픈영역을 형성하기 위한 절연막(35) 식각공정시 식각장벽으로써 작용하며, 산화막, 질화막, 산화질화막(oxynitride) 및 비정질탄소막(amorphous carbon layer)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 제2식각장벽패턴(36)을 식각장벽으로 절연막(35)을 식각하여 즉, 제2산화막(34) 및 제1산화막(33)을 순차적으로 식각하여 도전막(31)의 상부면을 노출시키고 탑선폭(W2)이 제1패턴(32A)의 선폭(W1)과 동일한 제2패턴(37)을 형성한다. 이때, 제2패턴(37)은 통상적으로 오픈영역이라고 부른다. 이하, 제2패턴(37)을 형성하기 위한 식각공정을 '1차 식각'이라 약칭한다. 이때, 1차 식각은 건식식각법 예컨대, 플라즈마 식각법을 사용하여 실시할 수 있다.
여기서, 1차 식각시 식각가스 및 절연막(35)을 식각하는 과정에서 발생된 식각부산물(etch by product)로 인하여 제2패턴(37) 내부의 압력이 증가하게 되며, 이로 인하여 제2패턴(37)의 하부로 1차 식각이 진행될수록 식각효율이 저하되어 제2패턴(37)의 탑선폭(W2)보다 바텀선폭(W3)이 작아질 수 있다(W2 > W3).
여기서, 제2식각장벽패턴(36)과 제1식각장벽패턴은 동일한 포토마스크를 사용하여 형성하였기 때문에 제2패턴(37)의 탑선폭(W2)과 제1패턴(32)의 선폭(W1)은 서로 동일하다(W1 = W2). 그리고, 1차 식각시 식각특성으로 인하여 제2패턴(37)의 바텀선폭(W3)은 제2패턴(37)이 필요로 하는 최소한의 바텀선폭, 즉, 제1패턴(32)의 선폭(W1) 보다 작다(W1 > W3).
한편, 절연막(35)을 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막 즉, 제1산화막(33) 및 제2산화막(34)의 적층막으로 형성하더라도, 건식식각시 제1산화막(33) 및 제2산화막(34)의 수직 및 수평방향에 대한 식각속도를 서로 동일하다.
정리하면, 1차 식각시 식각장벽으로 제1식각장벽패턴과 동일한 선폭의 개구부를 갖는 제2식각장벽패턴(36)을 사용하고, 건식식각법의 식각특성으로 인하여 제2패턴(37)의 탑선폭(W2)보다 바텀선폭(W3)이 작게 형성되기 때문에 1차 식각을 통하여 형성된 제2패턴(37)에서는 제1패턴(32)의 측벽이 노출되지 않는다. 즉, 상술한 1차 식각만으로는 제2패턴(37)이 필요로 하는 최소한의 바텀선폭을 확보할 수 없다.
따라서, 제2패턴(37)이 필요로 하는 최소한의 바텀선폭을 확보하기 위하여 도 3b에 도시된 바와 같이, 제2패턴(37) 측벽의 절연막(35)을 추가로 식각하여 제1패턴(32)의 측벽을 노출시킨다. 이하, 제1패턴(32)의 측벽을 노출시키기 위한 식각공정을 '2차 식각'이라 약칭하며, 제1패턴(32)의 측벽이 노출된 제2패턴(37)의 도면부호를 '37A'로 변경하여 표기한다.
한편, 2차 식각시 제1패턴(32)의 측벽을 노출시킴과 동시에 식각정지막(32)의 상부면을 일부 노출시킬 수도 있다.
여기서, 2차 식각은 습식식각법(wet etch)을 사용하여 실시할 수 있다, 예를 들어, 절연막(35)을 산화막으로 형성한 경우 습식식각법을 사용하여 제1패턴(32)의 측벽을 노출시키는 2차 식각은, BOE(Buffered Oxide Echant)용액 또는 불산(HF)용액을 사용하여 실시할 수 있다. 이때, 2차 식각시 식각용액의 농도, 식각시간과 같은 공정조건을 조절하여 제1패턴(32)의 측벽이 노출되는 정도, 식각정지막(32)의 상부면이 노출되는 정도 및 인접한 제2패턴(37A)간 간격을 조절할 수 있다.
여기서, 2차 식각시 사용된 식각케미컬 즉, BOE용액 또는 불산용액은 산화막 식각용액이기 때문에 질화막으로 이루어진 식각정지막(32)은 식각되지 않고, 산화막으로 이루어진 절연막(35)만 식각된다.
상술한 2차 식각을 통하여 제1산화막(33)이 제공하는 제2패턴(37A)의 측벽을 P11에서 P12로 확장시켜서 제1패턴(32)의 측벽을 노출시킴으로써, 제2패턴(37A)이 필요로 하는 최소한의 바텀선폭을 확보할 수 있다.
또한, 2차 식각을 통하여 제2패턴(37A)을 형성하기 위한 식각공정시 식각마진 부족에 따른 콘택낫오픈의 발생을 방지할 수 있다. 구체적으로, 제2패턴(37A)을 형성하기 위한 식각공정 즉, 1차 식각시 식각마진 부족으로 인하여 제2패턴(37A)의 하부에 절연막(35) 구체적으로, 제2패턴(37) 하부에 제1산화막(33)이 잔류하여 콘태낫오픈이 발생하더라도, 2차 식각을 통하여 제2패턴(37A)의 하부에 잔류하는 제1산화막(33)을 제거함으로써, 콘택낫오픈이 발생하는 것을 방지할 수 있다.
또한, 상술한 2차 식각시 제2산화막(34)이 제공하는 제2패턴(37A)의 측벽이 P21에서 P22로 확장될 수 있으며, 이로 인하여 제2패턴(37A)의 탑선폭(W2)이 증가할 우려가 있다. 제2패턴(37A)의 탑선폭(W2)이 증가할 경우, 인접한 제2패턴(37A)간 간격이 감소하여 제2패턴(37A)을 매립하는 콘택플러그 사이에 쇼트가 발생할 우려가 있다.
하지만, 본 발명의 제2산화막(34)은 제1산화막(33)에 비하여 습식식각속도가 느린 산화막이기 때문에 제1산화막(33)이 제공하는 제2패턴(37A)의 측벽이 P11에서 P12로 확장하여 제2패턴(37A)이 필요로 하는 최소한의 바텀선폭을 확보하는 동안 제 2산화막(34)이 제공하는 제2패턴(37A)의 측벽은 P21에서 P22로 거의 확장되지 않는다. 즉, 제2산화막(34)을 제1산화막(33)에 비하여 습식식각속도가 느린 산화막으로 형성함으로써, 2차 식각시 제2패턴(37A)의 탑선폭(W2)이 증가하는 것을 방지할 수 있다.
이와 같이, 본 발명은 절연막(35)을 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막으로 형성함으로써, 제2패턴(37A)이 필요로하는 최소한의 바텀선폭을 확보함과 동시에 제2패턴(37A)의 탑선폭(W2)이 증가하는 것을 방지할 수 있다.
도 3c에 도시된 바와 같이, 제2식각장벽패턴(36)을 제거한 후, 제2패턴(37A)에 도전막을 매립하여 콘택플러그(38)를 형성한다.
이와 같이, 본 발명은 최소한의 바텀선폭을 확보한 콘택플러그(38)의 제조방법을 제공할 수 있다. 참고로, 콘택플러그(38)가 최소한의 바텀선폭을 확보하지 못할 경우, 콘택플러그(38) 하부에 형성된 도전막(31)과 콘택플러그(38) 사이의 콘택면적이 감소하여 이들 사이에 콘택저항이 증가할 우려가 있다. 이들 사이에 콘택저항이 증가한다는 것은 이들 사이에서 신호전달이 지연(delay)되는 것을 의미하며, 신호전달이 지연될 경우 반도체 장치의 동작특성이 저하될 수 있다.
또한, 본 발명은 인접한 콘택플러그(38)간의 간격을 확보하여 이들 사이에 쇼트가 발생하는 것을 방지할 수 있다.
전술한 본 발명의 제1실시예 및 제2실시예에서 나타낸 바와 같이, 본 발명은 오픈영역-제2패턴-이 필요로 하는 최소한의 바텀선폭을 정의하는 제1패턴을 구비하는 식각정지막을 형성함으로써, 오픈영역이 필요로 하는 최소한의 바텀선폭을 확보할 수 있다.
또한, 본 발명은 오픈영역의 측벽을 제공하는 절연막을 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막으로 형성함으로써, 오픈영역이 필요로 하는 최소한의 바텀선폭을 보다 용이하게 확보할 수 있다. 더불어서, 기설정된 오픈영역의 탑선폭이 증가하는 것을 방지할 수 있다.
이로써, 본 발명은 최소한의 바텀선폭을 확보한 콘택플러그를 형성함과 동시에 인접한 콘택플러그 간의 간격을 확보하여 이들 사이에 쇼트가 발생하는 것을 방지할 수 있다. 결국, 본 발명은 반도체 장치의 동작특성 및 제조 수율을 향상시킬 수 있다.
이하, 본 발명의 제3실시예 및 제4실시예에서는 본 발명의 기술적 원리를 반도체 장치의 실린더형(cylinder type) MIM(Metal-Insulator-Metal) 캐패시터 제조방법에 적용한 경우를 예시하여 설명한다.
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 소정의 구조물 예컨대, 트랜지스터, 랜딩플러그 등을 구비하는 기판(41)상에 층간절연막(42)을 형성한다. 이때, 층간절연막(42)은 산화막으로 형성할 수 있으며, 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric) 중 어느 하나를 사용할 수 있다.
다음으로, 층간절연막(42)을 선택적으로 식각하여 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀을 도전막으로 매립하여 스토리지노드콘택플러그(43)를 형성한다. 이때, 스토리지노드콘택플러그(43)는 폴리실리콘막, 금속막, 도전성금속질화막, 도전성금속산화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 금속막으로는 알루미늄막(Al), 티타늄막(Ti), 텅스텐막(W) 등을 사용할 수 있다. 도전성금속질화막으로는 티타늄질화막(TiN)을 사용할 수 있고, 도전성금속산화막으로는 이리듐산화막(IrO2)을 사용할 수 있다. 그리고, 금속실리사이드막으로는 티타늄실리사이드막(TiSi), 텅스텐실리사이드막(WSi) 등을 사용할 수 있다.
다음으로, 스토리지노드콘택플러그(43)의 일부가 층간절연막(42) 위로 돌출되도록 층간절연막(42)을 리세스(recess)한다. 이때, 리세스공정은 습식식각법을 사용하여 실시할 수 있으며, 층간절연막(42)을 스토리지노드콘택플러그(43)의 상부면을 기준으로 500Å ~ 1500Å 범위의 식각 깊이(etch depth)를 갖도록 리세스할 수 있다. 여기서, 리세스공정은 층간절연막(42)을 산화막으로 형성한 경우, BOE(Buffered Oxide Echant)용액 또는 불산(HF)용액을 사용하여 실시할 수 있다. 이로써, 스토리지노드콘택플러그(43)의 일부(500Å ~ 1500Å)를 층간절연막(42) 위로 돌출시킬 수 있다.
도 4b에 도시된 바와 같이, 층간절연막(42) 위로 돌출된 스토리지노드콘택플러그(43)를 덮도록 전면에 식각정지막(44)을 형성한다. 이때, 식각정지막(44)은 후속 습식딥아웃(wet dip out) 공정시 스토리지노드 하부에 형성된 구조물들을 보호하기 위한 것으로, 층간절연막(42)의 상부면 기준으로 1000Å ~ 2000Å 범위의 두께를 갖도록 형성할 수 있다.
또한, 식각정지막(44)은 질화막으로 형성할 수 있으며, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
한편, 층간절연막(42) 위로 돌출된 스토리지노드콘택플러그(43)로 인하여 식각정지막(44)의 상부면에 단차가 형성될 수 있다. 식각정지막(44) 상부면에 형성된 단차는 후속 공정간 부정적인 영향을 미치기 때문에 제거하는 것이 바람직하다. 따라서, 단차를 제거하기 위하여 평탄화공정을 추가적으로 진행할 수도 있다. 이때, 평탄화공정은 화학적기계적연마법(Chemical Mechanical Polishing, CMP) 또는 에치백(etch back)을 사용하여 실시할 수 있다.
다음으로, 식각정지막(44) 상에 제1식각장벽패턴(45)을 형성한다. 이때, 제1식각장벽패턴(45)은 포토레지스트(Photo Resist, PR)로 형성할 수 있다.
다음으로, 제1식각장벽패턴(45)을 식각장벽(etch barrier)으로 식각정지 막(44)을 식각하여 스토리지노드콘택플러그(43)의 상부면을 노출시키는 제1패턴(44A)을 형성한다. 이때, 제1패턴(44A)의 선폭(W1)은 후속 공정을 통하여 형성될 오픈영역(즉, 스토리지노드홀)이 필요로 하는 최소한의 바텀선폭을 제공할 수 있도록 형성하는 것이 바람직하다(즉, 제1패턴(44A)의 선폭(W1) = 오픈영역이 필요로 하는 최소한의 바텀선폭).
여기서, 제1패턴(44A)을 형성하기 위한 식각공정은 건식식각법(dry etch)을 사용하여 실시할 수 있으며, 건식식각법으로는 플라즈마 식각법(plasma etch)을 사용할 수 있다. 예를 들어, 식각정지막(44)을 실리콘질화막으로 형성한 경우 플라즈마 식각법을 사용하여 제1패턴(44A)을 형성하는 방법은, 불화탄소가스, 불화메탄가스, 산소가스(O2) 및 아르곤가스가 혼합된 혼합가스의 플라즈마, 불화탄소가스와 헬륨가스(He)가 혼합된 혼합가스의 플라즈마, 불화탄소가스와 수소가스(H2)가 혼합된 혼합가스의 플라즈마 또는 불화메탄가스와 수소가스가 혼합된 혼합가스의 플라즈마 중 어느 하나를 사용하여 실시할 수 있다. 여기서, 불화탄소가스로는 CF4, C2F6, C3F8 등을 사용할 수 있으며, 불화메탄가스로는 CHF3을 사용할 수 있다.
한편, 건식식각법의 식각특성상 제1패턴(44A)의 탑선폭과 바텀선폭이 서로 다를 수 있다. 하지만, 본 발명의 식각정지막(44)은 층간절연막(42)의 상부면을 기준으로 얇은 두께 예컨대, 1000Å ~ 2000Å 범위의 두께를 갖기 때문에 건식식각법을 사용하여 제1패턴(44A)을 형성하더라도 탑선폭과 바텀선폭 사이에 차이가 발생하지 않는다.
다음으로, 제1식각장벽패턴(45)을 제거한다. 예를 들어, 제1식각장벽패턴(45)을 포토레지스트로 형성한 경우, 제1식각장벽패턴(45)은 산소 플라즈마 처리(O2 plasma treatment)를 사용하여 제거할 수 있다.
한편, 제1식각장벽패턴(45)은 제1패턴(44A)을 형성하는 과정에서 모두 소실되어 제거될 수도 있다.
도 4c에 도시된 바와 같이, 제1패턴(44A)을 구비하는 식각정지막(44) 상부에 분리절연막(46)을 형성한다. 구체적으로, 분리절연막(46)은 제1패턴(44A)을 매립하고 식각정지막(44)의 상부면을 덮도록 형성할 수 있다. 이때, 분리절연막(46)은 산화막으로 형성할 수 있다.
또한, 분리절연막(46)은 후속 공정을 통하여 스토리지노드가 형성될 3차원 구조를 제공하기 위한 것으로, 10000Å ~ 30000Å 범위의 두께를 갖도록 형성할 수 있다.
다음으로, 분리절연막(46) 상에 제2식각장벽패턴(47)을 형성한다. 이때, 제2식각장벽패턴(47)은 제1식각장벽패턴(45)과 동일한 식각장벽패턴일 수 있다. 즉, 제2식각장벽패턴(47)은 제1식각장벽패턴(45)과 동일한 포토마스크를 사용하여 형성할 수 있다. 따라서, 제1식각장벽패턴(45)의 개구부 선폭과 제2식각장벽패턴(47)의 개구부 선폭는 서로 동일할 수 있다.
여기서, 제2식각장벽패턴(47)은 오픈영역을 형성하기 위한 분리절연막(46) 식각공정시 식각장벽으로써 작용하며, 산화막, 질화막, 산화질화막(oxynitride) 및 비정질탄소막(amorphous carbon layer)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 제2식각장벽패턴(47)을 식각장벽으로 분리절연막(46)을 식각하여 스토리지노드콘택플러그(43)의 상부면을 노출시키고, 탑선폭(W2)이 제1패턴(44A)의 선폭(W1)과 동일한 제2패턴(48)을 형성한다. 이때, 제2패턴(48)은 통상적으로 오픈영역이라고 불리운다. 이하, 제2패턴(48)을 형성하기 위한 식각공정을 '1차 식각'이라 약칭한다. 이때, 1차 식각은 건식식각법 예컨대, 플라즈마 식각법을 사용하여 실시할 수 있다.
예를 들어, 분리절연막(46)을 산화막으로 형성한 경우 플라즈마 식각법을 사용하여 제2패턴(48)을 형성하는 1차 식각은, 불화탄소가스와 불화메탄가스가 혼합된 혼합가스의 플라즈마, 불화탄소가스, 불화메탄가스 및 아르곤가스가 혼합된 혼합가스의 플라즈마, 불화탄소가스와 수소가스(H2)가 혼합된 혼합가스의 플라즈마 및 불화메탄가스와 이산화탄소(CO2)가 혼합된 혼합가스의 플라즈마로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 실시할 수 있다. 이때, 식각가스 및 분리절연막(46)을 식각하는 과정에서 발생된 식각부산물(etch by product)로 인하여 제2패턴(48) 내부의 압력이 증가하게 되며, 이로 인하여 제2패턴(48)의 하부로 1차 식각이 진행될수록 식각효율이 저하되어 제2패턴(48)의 탑선폭(W2)보다 바텀선폭(W3)이 작아진다(W2 > W3).
여기서, 제2식각장벽패턴(47)과 제1식각장벽패턴(45)은 동일한 포토마스크를 사용하여 형성하였기 때문에 제2패턴(48)의 탑선폭(W2)과 제1패턴(44A) 개구부의 선폭(W1)은 서로 동일하다(W1 = W2). 그리고, 1차 식각시 식각특성으로 인하여 제2패턴(48)의 바텀선폭(W3)은 제2패턴(48)이 필요로 하는 최소한의 바텀선폭 즉, 제1패턴(44A)의 개구부 선폭(W1) 보다 작다(W1 > W3).
정리하면, 1차 식각시 식각장벽으로 제1식각장벽패턴(45)과 동일한 선폭의 개구부를 갖는 제2식각장벽패턴(47)을 사용하고, 건식식각법의 식각특성으로 인하여 제2패턴(48)의 탑선폭(W2)보다 바텀선폭(W3)이 작게 형성되기 때문에 1차 식각을 통하여 형성된 제2패턴(48)에서는 제1패턴(44A)의 측벽이 노출되지 않는다. 즉, 1차 식각만으로는 제2패턴(48)이 필요로 하는 최소한의 바텀선폭을 확보할 수 없다.
따라서, 제2패턴(48)이 필요로 하는 최소한의 바텀선폭을 확보하기 위하여 도 4d에 도시된 바와 같이, 제2패턴(48) 측벽의 분리절연막(46)을 추가로 식각하여 제1패턴(44A)의 측벽을 노출시킨다. 이하, 제1패턴(44A)의 측벽을 노출시키기 위한 식각공정을 '2차 식각'이라 약칭하며, 제1패턴(44A)의 측벽이 노출된 제2패턴(48)의 도면부호를 '48A'로 변경하여 표기한다.
한편, 2차 식각시 제1패턴(44A)의 측벽을 노출시킴과 동시에 식각정지막(44)의 상부면을 일부 노출시킬 수도 있다.
여기서, 2차 식각은 습식식각법(wet etch)을 사용하여 실시할 수 있다, 예를 들어, 분리절연막(46)을 산화막으로 형성한 경우 습식식각법을 사용하여 제1패턴(44A)의 측벽을 노출시키는 2차 식각은, BOE(Buffered Oxide Echant)용액 또는 불산(HF)용액을 사용하여 실시할 수 있다. 이때, 식각용액의 농도, 식각시간과 같은 공정조건을 조절하여 제1패턴(44A)이 노출되는 정도, 식각정지막(44)의 상부면에 노출되는 정도 및 인접한 제2패턴(48A)간의 간격을 조절할 수 있다.
여기서, 2차 식각시 사용된 식각케미컬 즉, BOE용액 또는 불산용액은 산화막 식각용액이기 때문에 질화막으로 이루어진 식각정지막(44)은 식각되지 않고, 산화막으로 이루어진 분리절연막(46)만 식각된다.
상술한 2차 식각을 통하여 제2패턴(48A)의 측벽을 P11에서 P12로 확장시켜서 제1패턴(44A)의 측벽을 노출시킴으로써, 제2패턴(48A)이 필요로 하는 최소한의 바텀선폭을 확보할 수 있다. 또한, 2차 식각을 통하여 제2패턴(48A)을 형성하기 위한 식각공정시 식각마진 부족에 따른 콘택낫오픈의 발생을 방지할 수 있다. 구체적으로, 제2패턴(48A)을 형성하기 위한 식각공정 즉, 1차 식각시 식각마진 부족으로 인하여 제2패턴(48A)의 하부에 분리절연막(46)이 잔류하여 콘택낫오픈이 발생하더라도, 2차 식각을 통하여 제2패턴(48A)의 하부에 잔류하는 분리절연막(46)을 제거할 수 있기 때문에 콘택낫오픈이 발생하는 것을 방지할 수 있다. 이를 통하여 반도체 장치의 제조 수율을 향상시킬 수 있다.
한편, 제2패턴(48A)의 측벽이 P11에서 P12로 확장되면서 제2패턴(48A)의 바텀선폭(W3)이 확장됨과 동시에 탑선폭(W2)도 확장될 수 있다. 따라서, 2차 식각시 인접한 제2패턴(48A) 간의 간격을 고려하여 공정조건 예컨대, 식각용액의 농도, 식각시간 등을 조절하는 것이 바람직하다.
다음으로, 제2식각장벽패턴(47)을 제거한다. 이때, 제2식각장벽패턴(47)은 1차 식각 및 2차 식각을 진행하는 과정에서 모두 소모되어 제거될 수 있다. 만약, 1차 식각 및 2차 식각을 완료한 이후에 제2식각장벽패턴(47)이 잔류할 경우, 별도의 제거공정을 통하여 잔류한 제2식각장벽패턴(47)을 제거한 다음 후속 공정을 진행한는 것이 바람직하다.
도 4e에 도시된 바와 같이, 분리절연막(46) 및 제2패턴(48A)의 표면을 따라 스토리지노드용 도전막을 증착한다. 이때, 스토리지노드용 도전막은 화학기상증착법(Chemical Vapor Deposition, CVD) 또는 원자층증착법(Atomic Layer Deposition, ALD)을 사용하여 100Å ~ 300Å 범위의 두께를 갖도록 형성할 수 있다.
여기서, 스토리지노드용 도전막은 금속물질 예컨대, 티타늄질화막(TiN), 탄탈륨질화막(TaN), 하프늄질화막(HfN), 루테늄(Ru), 루테늄산화막(RuO2), 백금(Pt), 이리듐(Ir) 및 이리듐산화막(IrO2)로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 분리절연막(46)의 상부면이 노출되도록 스토리지노드용 도전막을 제거한다. 즉, 인접한 스토리지노드(49) 사이를 분리하는 스토리지노드(49) 분리공정을 실시하여 스토리지노드(49)를 형성한다. 스토리지노드(49) 분리공정은 화학적기계적연마법 또는 에치백공정을 사용하여 실시할 수 있다. 여기서, 에치백공정을 사용하여 스토리지노드(49) 분리공정을 실시할 경우, 스토리지노드(49)의 하부면이 손상되는 것을 방지하기 위하여 스토리지노드(49) 내부를 희생막으로 매립한 후, 스토리지노드(49) 분리공정을 진행하는 것이 바람직하다.
도 4f에 도시된 바와 같이, 습식딥아웃(wet dip out) 공정을 실시하여 남아있는 분리절연막(46)을 제거하여 실린더형의 스토리지노드(49)을 완성한다. 이때, 습식딥아웃 공정시 식각케미컬로 BOE(Buffered Oxide Echant) 또는 HF용액을 사용할 수 있다.
여기서, 본 발명은 제1패턴(44A)을 구비하는 식각정지막(44)이 스토리지노드(32) 하부영역의 외측벽을 감싸고 있기 때문에 습식딥아웃 공정시 식각케미컬이 스토리지노드(49)를 침투하더라도 식각케미컬과 층간절연막(42)과 접하는 것을 방지할 수 있다. 이를 통하여 벙커디펙트가 발생하는 것을 방지할 수 있다.
보다 구체적으로, 식각캐미컬이 'A' 경로 즉, 스토리지노드(49)의 외측벽을 따라 침투할 경우 및 'B'경로 즉, 스토리지노드콘택플러그(43)와 접하지 않는 스토리지노드(49)의 하부면을 침투하는 경우에 제1패턴(44A)을 구비하는 식각정지막(44)이 스토리지노드(49) 하부영역의 외측벽을 감싸고 있기 때문에 식각케미컬이 층간절연막(42)까지 침투하는 것을 방지할 수 있다.
또한, 제1패턴(44A)이 스토리지노드(49)의 외측벽을 감싸고 있기 때문에 습식딥아웃 공정시 제1패턴(44A)이 스토리지노드(49)를 지지하여 스토리지노드(49)의 리닝을 방지할 수 있다.
다음으로, 도면에 도시하지는 않았지만, 스토리지노드(49) 전면에 유전막을 형성한다. 이때, 유전막은 화학기상증착법 또는 원자층증착법을 사용하여 지르코늄 산화막(ZrO2), 탄탈륨산화질화막(TaON), 탄탈륨산화막(Ta2O5), 티타늄산화막(TiO2), 알루미늄산화막(Al2O3), 하프늄산호막(HfO2), 스트론튬티타늄산화막(SrTiO3) 및 바륨스트론튬티타늄산화막((Ba,Sr)TiO3)으로 이루어진 그룹에서 선택된 어느 하나로 구성된 단일막 또는 이들의 적층막으로 형성할 수 있다.
예를 들어, 원자층증착법을 사용하여 유전막을 지르코늄산화막으로 형성하는 방법에 대하여 구체적으로 설명하면 다음과 같다.
지르코늄산화막은 다음과 같은 단위 사이클을 복수회 진행하여 형성할 수 있다.
[단위사이클]
(유전막소스/퍼지/산소공급원/퍼지)n
위의 단위사이클에서 '유전막소스'는 지르코늄산화막 지르코늄(Zr)소스를 주입하는 단계, '퍼지'는 퍼지(purge)가스를 주입하는 단계, '산소공급원'은 지르코늄산화막을 형성하기 위한 지르코늄 산화(oxidation)를 위한 산소공급원을 주입하는 단계를 의미한다. 이러한 단위사이클을 n회 반복 진행하여 유전막 즉, 지르코늄산화막의 총 두께를 제어할 수 있다.
보다 구체적으로, 챔버 내부를 0.1Torr ~ 1Torr 범위의 압력을 갖도록 유지한 상태에서, 지르코늄소스를 200℃ ~ 350℃의 기판온도를 유지하는 챔버 내부로 플로우(flow)시켜 유전막소스를 흡착시킨다. 이때, 지르코늄소스의 운반가스로 아르곤(Ar)가스를 사용하여 지르코늄소스를 챔버 내부로 플로우시킬 수 있으며, 아르곤가스를 20sccm ~ 250sccm 범위의 유량을 갖도록 챔버 내부로 주입하여 0.1초 ~ 10초 동안 플로우시킨다. 여기서, 지르코늄소스로 Zr[N(CH3)]4, Zr[N(CH2CH3)]4, Zr[N(CH3)(CH2CH3)]4 및 Zr[N(CH3)2(CH2CH3)2]으로 이루어진 그룹 중에서 선택된 어느 하나를 사용할 수 있다.
다음으로, 미반응 지르코늄소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 이때, N2가스는 50sccm ~ 400sccm 범위의 유량으로 3초 ~ 10초 동안 퍼지 공정을 진행한다.
다음으로, 산소공급원인 O3가스를 플로우시켜 스토리지노드(49) 표면에 흡착된 지르코늄소스와 O3가스간의 반응을 유도하여 원자층 수준의 지르코늄산화막을 증착한다. 이때, O3가스는 산화제로 작용하며, 20sccm ~ 500sccm 범위의 유량으로 3초 ~ 10초 동안 플로우시킨다.
다음으로, 미반응 O3가스 및 반응부산물을 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 이때, N2가스는 50sccm ~ 200sccm 범위의 유량으로 3초 ~ 10초 동안 퍼지 공정을 진행한다.
한편, 유전막소스의 산화를 위한 산소공급원으로는 O3외에 H2O 또는 O2 플라 즈마를 이용할 수 있고, 퍼지가스로는 N2 이외에 Ar와 같은 비활성 가스를 이용할 수 있으며, 다른 퍼지방법으로는 진공펌프를 이용하여 잔류가스 또는 반응부산물을 외부로 배출시킬 수 있다.
상술한 공정과정을 통하여 스토리지노드(49)의 내측벽 및 외측벽에 지르코늄산화막을 형성할 수 있다.
다음으로, 유전막의 전기적인 특성을 향상시키기 위하여 1차 열처리(first thermal treatment)를 실시한다. 이때, 1차 열처리는 유전막내에 포함된 탄소(C) 또는 수소(H)와 같은 불순물과 산소공공(vacancy)과 같은 결함(defect)을 제거하기 위한 것으로 플라즈마열처리방식(plasma anneal) 또는 UV/O3열처리방식을 사용하여 실시할 수 있다.
구체적으로, 1차 열처리를 플라즈마열처리방식을 사용하여 실시할 경우, 챔버 내부를 300℃ ~ 450℃ 범위의 온도로 유지하고, O2, O3, N2O 및 N2/O2 가스 분위기에서 50W ~ 300W 범위의 플라즈마 파워(plasma power)를 인가하여 30초 ~ 120초 범위의 시간 동안 실시할 수 있다.
또한, 1차 열처리를 UV/O3열처리방식을 사용하여 실시할 경우, 챔버 내부를 300℃ ~ 400℃ 범위의 온도로 유지하고, 15 ~ 30mW/cm2 범위의 강도를 갖는 자외선을 유전막에 2분 ~ 10분 범위의 시간 동안 조사하여 실시할 수 있다.
다음으로, 유전막의 유전상수를 증가시키기 위하여 2차 열처리(second thermal treatment)를 실시한다. 이때, 2차 열처리는 급속열처리방식(Rapid Thermal Anneal, RTA) 또는 퍼니스열처리방식(furnace anneal)을 사용하여 실시할 수 있으며, 유전막을 500℃ ~ 750℃ 범위의 온도에서 열처리하여 유전막 예컨대, 지르코늄산화막의 결정성을 증가시킴으로써, 유전막의 유전상수를 증가시킬 수 있다.
구체적으로, 2차 열처리를 급속열처리방식을 사용하여 실시할 경우, 550℃ ~ 750℃ 범위의 온도에서 30초 ~ 120초 범위의 시간 동안 실시할 수 있다. 또한, 2차 열처리를 퍼니스열처리방식을 사용하여 실시할 경우, 500℃ ~ 650℃ 범위의 온도에서 10분 ~ 30분 범위의 시간 동안 실시할 수 있다.
다음으로, 유전막 상에 플레이드 전극을 형성한다. 이때, 플레이트 전극은 금속물질 예컨대, 티타늄질화막(TiN), 탄탈륨질화막(TaN), 하프늄질화막(HfN), 루테늄(Ru), 루테늄산화막(RuO2), 백금(Pt), 이리듐(Ir) 및 이리듐산화막(IrO2)으로 이루어진 그룹으로부터 선택된 어느 한 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
상술한 공정과정을 통하여 본 발명의 제3실시예에 따른 반도체 장치의 캐패시터를 완성할 수 있다.
이와 같이, 본 발명은 제2패턴(48A)이 필요로 하는 최소한의 바텀선폭을 정의하는 제1패턴(44A)을 구비하는 식각정지막(44)을 형성함으로써, 제2패턴(48A)이 필요로 하는 최소한의 바텀선폭을 확보할 수 있다. 이로써, 기설정된 캐패시터의 정전용량을 확보할 수 있으며, 습식딥아웃 공정시 스토리지노드(49)의 리닝을 방지할 수 있다.
또한, 본 발명의 제1패턴(44A)을 구비하는 식각정지막(44)은 돌출된 스토리지노드콘택플러그(43) 및 스토리지노드(49) 하부영역의 외측벽을 감싸는 형태를 갖기 때문에 습식딥아웃 공정시 층간절연막(42)의 손실로 인한 벙커디펙트 발생을 방지할 수 있다. 이로써, 벙커디펙트에 기인한 문제점들 예컨대, 후속 공정을 통하여 캐패시터 상부에 형성될 금속배선과 스토리지노드(49) 사이의 전기적인 단락현상, 금속배선을 형성하기 위한 마스크공정시 패턴불량 발생 및 인접한 스토리지노드(49) 사이에 브릿지(bridge) 발생으로 인한 듀얼비트페일을 방지할 수 있다. 또한, 습식딥아웃 공정시 스토리지노드(49)의 리닝을 보다 효과적으로 방지할 수 있다.
정리하면, 본 발명은 제2패턴(48A) 즉, 오픈영역이 필요로 하는 최소한의 바텀선폭을 확보함으로써, 캐패시터의 신뢰성 및 제조 수율을 향상시킬 수 있는 효과가 있다.
이하, 본 발명의 제4실시예에 따른 반도체 장치의 제조방법은 본 발명의 제3실시예에 따른 오픈영역의 내부 면적을 보다 증대시켜 기설정된 캐패시터의 정전용량보다 더 큰 정전용량을 갖는 캐패시터를 구비하는 반도체 장치의 제조방법을 제공한다. 또한, 본 발명의 제4실시예에서는 인접한 스토리지노드간 간격을 용이하게 확보할 수 있는 반도체 장치의 제조방법을 제공한다. 여기서는 설명의 편의를 위하여 본 발명의 제3실시예와 유사한 부분에 대해서는 자세한 설명을 생략한다.
도 5a 내지 도 5e는 본 발명의 제4실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 5a에 도시된 바와 같이, 기판(51)상에 스토리지노드콘택플러그(53)를 구비하는 층간절연막(52) 및 층간절연막(52) 상에서 스토리지노드콘택플러그(53)의 상부면을 노출시키는 제1패턴(54A)을 구비하는 식각정지막(54)을 형성한다. 이때, 제1패턴(54A)의 선폭(W1)는 후속 공정을 통하여 형성될 오픈영역(즉, 스토리지노드홀)이 필요로 하는 최소한의 바텀선폭을 제공할 수 있도록 형성하는 것이 바람직하다(즉, 제1패턴(44A)의 선폭(W1) = 오픈영역이 필요로 하는 최소한의 바텀선폭).
상술한 공정과정은 앞서 도 3a 내지 도 3b를 통하여 설명한 공정방법과 동일한 방법으로 형성할 수 있다. 따라서, 스토리지노드콘택플러그(53), 층간절연막(52), 제1패턴(54A)은 본 발명의 제3실시예에 동일하다.
다음으로, 제1패턴(54A)을 구비하는 식각정지막(54) 상부에 분리절연막(58)을 형성한다. 분리절연막(58)은 후속 공정을 통하여 스토리지노드가 형성될 3차원 구조를 제공하기 위한 것으로, 10000Å ~ 30000Å 범위의 두께를 갖도록 형성할 수 있다.
여기서, 분리절연막(58)은 산화막으로 형성할 수 있으며, 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric) 중 어느 하나를 사용할 수 있다.
여기서, 분리절연막(58)은 후속 공정을 통하여 형성될 오픈영역이 필요로 하는 최소한의 바텀선폭 확보, 후속 공정간에 기설정된 오픈영역의 탑선폭 증가 방지 및 오픈영역 내부의 면적을 증대시키기 위하여 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막으로 형성하는 것이 바람직하다. 더욱 바람직하게 분리절연막(58)은 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막으로 형성하되, 최상층부로 갈수록 습식식각속도가 느린 산화막으로 형성하는 것이 바람직하다.
예를 들어, 분리절연막(58)은 제1패턴(54A)을 매립함과 동시에 식각정지막(54)의 상부면을 덮는 제1산화막(55), 제1산화막(55)보다 습식식각속도가 느린 제2산화막(56) 및 제2산화막(56)보다 습식식각속도가 느린 제3산화막(57)이 순차적으로 적층된 적층막으로 형성할 수 있다. 여기서, 제1산화막(55) 및 제2산화막(56)으로는 불순물이 함유된 도프드(doped) 산화막으로 형성할 수 있다. 이때, 불순물은 인(P)을 포함할 수 있다. 따라서, 제1산화막(55) 및 제2산화막(56)은 BPSG 또는 PSG를 사용하여 형성할 수 있다. 제3산화막(57)은 불순물이 함유되지 않은 언도프드(undoped) 산화막으로 형성할 수 있다. 따라서, 제3산화막(57)은 PETEOS를 사용하여 형성할 수 있다. 참고로, PSG 또는 BPSG는 PETEOS에 비하여 습식식각속도가 더 빠른 것으로 알려져 있다.
여기서, 보다 효과적으로 오픈영역이 필요로 하는 최소한의 바텀선폭 확보, 후속 공정간에 기설정된 오픈영역의 탑선폭 증가 방지 및 오픈영역의 내부 면적을 증대시키기 위하여 제1산화막(55), 제2산화막(56) 및 제3산화막(57) 사이의 습식식 각속도의 차이를 증가시키는 것이 바람직하다. 구체적으로, 불순물이 함유된 산화막으로 이루어진 제1산화막(55) 및 제2산화막(56)에 비하여 불순물이 함유되지 않은 PETEOS로 이루어진 제3산화막의 습식식각속도가 가장 느리다. 불순물이 함유된 산화막으로 이루어진 제1산화막(55) 및 제2산화막(56)은 막내 함유된 불순물의 중량비(wt%)에 따라서 습식식각속도를 변화시킬 수 있다. 통상적으로, 불순물이 함유된 산화막에서 막내 불순물의 중량비가 증가할수록 습식시각속도가 증가하는 것으로 알려져 있다. 따라서, 제1산화막(55)은 습식식각속도가 제2산화막(56) 및 제3산화막(57)보다 빠르도록 막내 불순물의 중량비가 제1산화막(55)의 전체 중량 대비 6wt% ~ 10wt% 범위를 갖도록 제어하는 것이 바람직하다. 제2산화막(56)의 습식식각속도는 제1산화막(55)보다는 느리고, 제3산화막(57)보다는 빠르도록 막내 불순물의 중량비가 제2산화막(56)의 전체 중량 대비 1wt% ~ 5wt% 범위를 갖도록 제어하는 것이 바람직하다. 여기서, 불순물 예컨대, 인(P)을 함유하는 산화막에서 막내 불순물의 중량비가 1wt% 미만일 경우 제3산화막(57) 즉, PETEOS보다 습식식각속도를 증가시킬 수 없으며, 막내 불순물의 중량비가 10wt%를 초과할 경우 막질이 저하되어 절연막으로써의 기능을 수행할 수 없다.
또한, 오픈영역이 필요로 하는 최소한의 바텀선폭을 더욱더 효과적으로 확보하기 위하여 분리절연막(58)의 최하층에 형성되는 제1산화막(55)은 500Å ~ 1000Å 범위의 두께를 갖도록 형성하는 것이 바람직하다.
다음으로, 분리절연막(58) 상에 즉, 제3산화막(57) 상에 제2식각장벽패턴(59)을 형성한다. 이때, 제2식각장벽패턴(59)은 식각정지막(54)에 제1패턴(54A) 을 형성하기 위한 제1식각장벽패턴과 동일한 식각장벽패턴일 수 있다. 즉, 제2식각장벽패턴(59)은 제1식각장벽패턴과 동일한 포토마스크를 사용하여 형성할 수 있다. 따라서, 제1식각장벽패턴의 개구부 선폭과 제2식각장벽패턴(59)의 개구부 선폭은 서로 동일하다(도 3a 내지 도 3c 참조).
여기서, 제2식각장벽패턴(59)은 오픈영역을 형성하기 위한 분리절연막(58) 식각공정시 식각장벽으로써 작용하며, 산화막, 질화막, 산화질화막(oxynitride) 및 비정질탄소막(amorphous carbon layer)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
도 5b에 도시된 바와 같이, 제2식각장벽패턴(59)을 식각장벽으로 분리절연막(58)을 식각하여 즉, 제3산화막(57), 제2산화막(56) 및 제1산화막(55)을 순차적으로 식각하여 스토리지노드콘택플러그(53)의 상부면을 노출시키고, 탑선폭(W2)이 제1패턴(54A)의 선폭(W1)과 동일한 제2패턴(60)을 형성한다. 이때, 제2패턴(60)은 통상적으로 오픈영역이라고 부른다. 이하, 제2패턴(60)을 형성하기 위한 식각공정을 '1차 식각'이라 약칭한다. 이때, 1차 식각은 건식식각법 예컨대, 플라즈마 식각법을 사용하여 실시할 수 있다.
여기서, 1차 식각시 식각가스 및 분리절연막(58)을 식각하는 과정에서 발생된 식각부산물(etch by product)로 인하여 제2패턴(60) 내부의 압력이 증가하게 되며, 이로 인하여 제2패턴(60)의 하부로 1차 식각이 진행될수록 식각효율이 저하되어 제2패턴(60)의 탑선폭(W2)보다 바텀선폭(W3)이 작아질 수 있다(W2 > W3).
여기서, 제2식각장벽패턴(59)과 제1식각장벽패턴은 동일한 포토마스크를 사 용하여 형성하였기 때문에 제2패턴(60)의 탑선폭(W2)과 제1패턴(54A)의 선폭(W1)은 서로 동일하다(W1 = W2). 그리고, 1차 식각시 식각특성으로 인하여 제2패턴(60)의 바텀선폭(W3)은 제2패턴(60)이 필요로 하는 최소한의 바텀선폭 즉, 제1패턴(54A)의 선폭(W1) 보다 작다(W1 > W3).
한편, 분리절연막(58)을 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막 즉, 제1산화막(55), 제2산화막(56) 및 제3산화막(57)의 적층막으로 형성하더라도, 건식식각시 제1산화막(55), 제2산화막(56) 및 제3산화막(57)의 수직 및 수평방향에 대한 식각속도를 서로 동일하다.
정리하면, 1차 식각시 식각장벽으로 제1식각장벽패턴과 동일한 선폭의 개구부를 갖는 제2식각장벽패턴(59)을 사용하고, 건식식각법의 식각특성으로 인하여 제2패턴(60)의 탑선폭(W2)보다 바텀선폭(W3)가 작게 형성되기 때문에 1차 식각을 통하여 형성된 제2패턴(60)에서는 제1패턴(54A)의 측벽이 노출되지 않는다. 즉, 1차 식각만으로는 제2패턴(60)이 필요로 하는 최소한의 바텀선폭을 확보할 수 없다.
따라서, 제2패턴(60)이 필요로 하는 최소한의 바텀선폭을 확보하기 위하여 도 5c에 도시된 바와 같이, 제2패턴(60) 측벽의 분리절연막(58)을 추가로 식각하여 제1패턴(54A)의 측벽을 노출시킨다. 이하, 제1패턴(54A)의 측벽을 노출시키기 위한 식각공정을 '2차 식각'이라 약칭하며, 제1패턴(54A)의 측벽이 노출된 제2패턴(60)의 도면부호를 '60A'로 변경하여 표기한다.
한편, 2차 식각시 제1패턴(54A)의 측벽을 노출시킴과 동시에 제1패턴(54A)의 상부면을 일부 노출시킬 수도 있다.
여기서, 2차 식각은 습식식각법(wet etch)을 사용하여 실시할 수 있다, 예를 들어, 분리절연막(58)을 산화막으로 형성한 경우 습식식각법을 사용하여 제1패턴(54A)의 측벽을 노출시키는 2차 식각은, BOE(Buffered Oxide Echant)용액 또는 불산(HF)용액을 사용하여 실시할 수 있다. 이때, 식각용액의 농도, 식각시간과 같은 공정조건을 조절하여 제1패턴(54A)이 노출되는 정도, 식각정지막(54)의 상부면이 노출되는 정도 및 인접한 제2패턴(60A)간의 간격을 조절할 수 있다.
여기서, 2차 식각시 사용된 식각케미컬 즉, BOE용액 또는 불산용액은 산화막 식각용액이기 때문에 질화막으로 이루어진 식각정지막(54)은 식각되지 않고, 산화막으로 이루어진 분리절연막(58)만 식각된다.
구체적으로, 2차 식각시 제3산화막(57)이 제공하는 제2패턴(60)의 측벽은 P31에서 P32로 확장될 수 있다. 이때, 제3산화막(57)은 제1산화막(55) 및 제2산화막(56)에 비하여 습식식각속도가 가장 느린 산화막이기 때문에 2차 식각시 거의 식각되지 않는다. 따라서, 2차 식각시 기설정된 제2패턴(60A)의 탑선폭(W2)이 증가하는 것을 방지할 수 있으며, 이를 통하여 인접한 제2패턴(60A)간의 간격을 확보할 수 있다.
또한, 2차 식각시 제2산화막(56)이 제공하는 제2패턴(60A)의 측벽은 P21에서 P22로 확장될 수 있다. 이때, 제2산화막(56)은 제3산화막(57) 보다는 습식식각속도가 빠르기 때문에 2차 식각시 제3산화막(57) 보다 많이 식각된다. 따라서, 2차 식각을 통하여 기설정된 제2패턴(60A)의 내부 면적보다 더 큰 내부면적을 갖는 제2패 턴(60A)을 형성할 수 있으며, 이를 통하여 캐패시터의 정전용량을 증대시킬 수 있다.
또한, 2차 식각시 제1산화막(55)이 제공하는 제2패턴(60A)의 측벽을 P11에서 P12로 확장시켜서 제1패턴(44A)의 측벽을 노출시킴으로써, 제2패턴(60)이 필요로 하는 최소한의 바텀선폭을 확보할 수 있다. 이때, 제1산화막(55)은 제2산화막(56) 보다 습식식각속도가 더 빠르기 때문에 2차 식각시 제2산화막(56)보다 더 많이 식각된다. 따라서, 2차 식각을 통하여 제2패턴(60A)이 필요로 하는 최소한의 바텀선폭을 확보함과 동시에 기설정된 제2패턴(60A)의 내부 면적보다 더 큰 내부면적을 갖는 제2패턴(60A)을 형성할 수 있다. 이를 통하여 캐패시터의 정전용량을 더욱더 증대시킬 수 있다.
또한, 2차 식각을 통하여 제2패턴(60A)을 형성하기 위한 식각공정시 식각마진 부족에 따른 콘택낫오픈의 발생을 방지할 수 있다. 구체적으로, 제2패턴(60A)을 형성하기 위한 식각공정 즉, 1차 식각시 식각마진 부족으로 인하여 제2패턴(60A)의 하부에 분리절연막(58)이 잔류하여 콘택낫오픈이 발생하더라도, 2차 식각을 통하여 제2패턴(60A)의 하부에 잔류하는 분리절연막(58)을 제거할 수 있기 때문에 콘택낫오픈이 발생하는 것을 방지할 수 있다. 이를 통하여 반도체 장치의 제조 수율을 향상시킬 수 있다.
정리하면, 상술한 2차 식각을 통하여 제2패턴(60A)이 필요로하는 최소한의 바텀선폭을 확보함과 동시에 제2패턴(60A)의 내부 면적을 증대시킬 수 있다.
다음으로, 제2식각장벽패턴(59)을 제거한다. 이때, 제2식각장벽패턴(59)은 1차 식각 및 2차 식각을 진행하는 과정에서 모두 소모되어 제거될 수 있다. 만약, 1차 식각 및 2차 식각을 완료한 이후에 제2식각장벽패턴(59)이 잔류할 경우, 별도의 제거공정을 통하여 잔류한 제2식각장벽패턴(59)을 제거하는 것이 바람직하다.
도 5d에 도시된 바와 같이, 분리절연막(58) 및 제2패턴(60A)의 표면을 따라 스토리지노드용 도전막을 증착한다. 이때, 스토리지노드용 도전막은 화학기상증착법(Chemical Vapor Deposition, CVD) 또는 원자층증착법(Atomic Layer Deposition, ALD)을 사용하여 100Å ~ 300Å 범위의 두께를 갖도록 형성할 수 있다.
여기서, 스토리지노드용 도전막은 금속물질 예컨대, 티타늄질화막(TiN), 탄탈륨질화막(TaN), 하프늄질화막(HfN), 루테늄(Ru), 루테늄산화막(RuO2), 백금(Pt), 이리듐(Ir) 및 이리듐산화막(IrO2)로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 분리절연막(58)의 상부면이 노출되도록 스토리지노드용 도전막을 제거한다. 즉, 인접한 스토리지노드(61) 사이를 분리하는 스토리지노드(61) 분리공정을 실시하여 스토리지노드(61)를 형성한다. 스토리지노드(61) 분리공정은 화학적기계적연마법 또는 에치백공정을 사용하여 실시할 수 있다. 여기서, 에치백공정을 사용하여 스토리지노드(61) 분리공정을 실시할 경우, 스토리지노드(61)의 하부면이 손상되는 것을 방지하기 위하여 스토리지노드(61) 내부를 희생막으로 매립한 후, 스토리지노드(61) 분리공정을 진행하는 것이 바람직하다.
도 5e에 도시된 바와 같이, 습식딥아웃(wet dip out) 공정을 실시하여 남아있는 분리절연막(58)을 제거하여 실린더형의 스토리지노드(61)을 완성한다. 이때, 습식딥아웃 공정시 식각케미컬로 BOE(Buffered Oxide Echant) 또는 HF용액을 사용할 수 있다.
여기서, 본 발명은 제1패턴(54A)이 스토리지노드(61) 하부영역의 외측벽을 감싸고 있기 때문에 습식딥아웃 공정시 식각케미컬이 스토리지노드(61)를 침투하더라도 식각케미컬과 층간절연막(52)과 접하는 것을 방지할 수 있다. 즉, 벙커디펙트가 발생하는 것을 방지할 수 있다(도 3f 참조).
또한, 제1패턴(54A)이 스토리지노드(61)의 외측벽을 감싸고 있기 때문에 습식딥아웃 공정시 제1패턴(54A)이 스토리지노드(61)를 지지하여 스토리지노드(61)의 리닝을 방지할 수 있다.
다음으로, 도면에 도시하지는 않았지만, 스토리지노드(61) 전면에 유전막을 형성한다. 이때, 유전막은 화학기상증착법 또는 원자층증착법을 사용하여 지르코늄산화막(ZrO2), 탄탈륨산화질화막(TaON), 탄탈륨산화막(Ta2O5), 티타늄산화막(TiO2), 알루미늄산화막(Al2O3), 하프늄산호막(HfO2), 스트론튬티타늄산화막(SrTiO3) 및 바륨스트론튬티타늄산화막((Ba,Sr)TiO3)으로 이루어진 그룹에서 선택된 어느 하나로 구성된 단일막 또는 이들의 적층막으로 형성할 수 있다. 유전막 형성방법은 제3실시예에서 자세히 설명하였기 때문에 여기서는 자세한 설명을 생략한다.
다음으로, 유전막 상에 플레이드 전극을 형성한다. 이때, 플레이트 전극은 금속물질 예컨대, 티타늄질화막(TiN), 탄탈륨질화막(TaN), 하프늄질화막(HfN), 루테늄(Ru), 루테늄산화막(RuO2), 백금(Pt), 이리듐(Ir) 및 이리듐산화막(IrO2)으로 이루어진 그룹으로부터 선택된 어느 한 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
상술한 공정과정을 통하여 본 발명의 제4실시예에 따른 반도체 장치의 캐패시터를 완성할 수 있다.
이와 같이, 본 발명은 제2패턴(60A)이 필요로 하는 최소한의 바텀선폭을 정의하는 제1패턴(54A)을 구비하는 식각정지막(54)을 형성함으로써, 제2패턴(60A)이 필요로 하는 최소한의 바텀선폭을 확보할 수 있다. 이로써, 기설정된 캐패시터의 정전용량을 확보할 수 있으며, 습식딥아웃 공정시 스토리지노드(61)의 리닝을 방지할 수 있다.
또한, 본 발명은 분리절연막(58)을 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막으로 형성함으로써, 제2패턴(60A)이 필요로 하는 최소한의 바텀선폭을 확보함과 동시에 기설정된 제2패턴(60A)의 탑선폭이 증가하는 것을 방지할 수 있다. 또한, 기설정된 제2패턴(60A) 내부 면적보다 더 큰 내부 면적을 갖는 제2패턴(60A)을 형성할 수 있다. 이로써, 기설정된 캐패시터의 정전용량보다 더 큰 정전용량을 갖는 캐패시터를 형성할 수 있다.
또한, 본 발명의 제1패턴(54A)을 구비하는 식각정지막(54)은 돌출된 스토리 지노드콘택플러그(53) 및 스토리지노드(61) 하부영역의 외측벽을 감싸는 형태를 갖기 때문에 습식딥아웃 공정시 층간절연막(52)의 손실로 인한 벙커디펙트 발생을 방지할 수 있다. 이로써, 벙커디펙트에 기인한 문제점들 예컨대, 후속 공정을 통하여 캐패시터 상부에 형성될 금속배선과 스토리지노드(61) 사이의 전기적인 단락현상, 금속배선을 형성하기 위한 마스크공정시 패턴불량 발생 및 인접한 스토리지노드(61) 사이에 브릿지(bridge) 발생으로 인한 듀얼비트페일을 방지할 수 있다. 또한, 습식딥아웃 공정시 스토리지노드(61)의 리닝을 보다 효과적으로 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 오픈영역을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 5a 내지 도 5e는 본 발명의 제4실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21, 31 : 도전막 22, 32, 44, 54 : 식각정지막
22A, 32A, 44A, 54A : 제1패턴 23, 45 : 제1식각장벽패턴
24, 35 : 절연막 25, 36, 47, 59 : 제2식각장벽패턴
27, 38 : 콘택플러그 41, 51 : 기판
42, 52 : 층간절연막 43, 53 : 스토리지노드콘택플러그
46, 58 : 분리절연막 49, 61 : 스토리지노드
26, 26A, 37, 37A, 48, 48A, 60, 60A : 제2패턴

Claims (22)

  1. 도전막 상에서 상기 도전막의 상부면을 노출시키는 제1패턴을 구비하는 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 도전막의 상부면을 노출시키는 제2패턴을 형성하는 단계; 및
    상기 제1패턴의 측벽이 노출될 때까지 상기 제2패턴의 측벽을 확장시키는 단계
    를 포함하는 반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 제2패턴의 탑선폭(top CD)은 상기 제1패턴의 선폭과 동일한 반도체 장치의 제조방법.
  3. 제1항에 있어서,
    상기 절연막은 하나의 산화막으로 이루어진 단일막으로 형성하는 반도체 장치의 제조방법.
  4. 제1항에 있어서,
    상기 절연막은 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막으로 형성하는 반도체 장치의 제조방법.
  5. 제1항에 있어서,
    상기 절연막은 서로 다른 습식식각속도를 갖는 산화막들이 적층된 적층막으로 형성하되, 최상층으로 갈수록 습식식각속도가 느린 산화막으로 형성하는 반도체 장치의 제조방법.
  6. 제1항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 제1패턴을 구비하는 식각정지막을 덮도록 제1산화막을 형성하는 단계;
    상기 제1산화막 상에 상기 제1산화막보다 습식식각속도가 느린 제2산화막을 형성하는 단계; 및
    상기 제2산화막 상에 상기 제2산화막보다 습식식각속도가 느린 제3산화막을 형성하는 단계
    를 포함하는 반도체 장치의 제조방법.
  7. 제6항에 있어서,
    상기 제1산화막 및 제2산화막은 불순물이 함유된 도프드(doped) 산화막으로 형성하는 반도체 장치의 제조방법.
  8. 제6항에 있어서,
    상기 제1산화막에 함유된 불순물의 중량비(wt%)가 상기 제2산화막이 함유된 불순물의 중량비보다 더 큰 반도체 장치의 제조방법.
  9. 제6항에 있어서,
    상기 제1산화막에 함유된 불순물은 상기 제1산화막의 전체 중량 대비 6wt% ~ 10wt% 범위를 갖고, 상기 제2산화막에 함유된 불순물은 상기 제2산화막의 전체 중량 대비 1wt% ~ 5wt% 범위를 갖는 반도체 장치의 제조방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 불순물은 인(P)을 포함하는 반도체 장치의 제조방법.
  11. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1산화막 및 제2산화막은 PSG(Phosphorus Silicate Glass) 또는 BPSG(Boron Phosphorus Silicate Glass)를 포함하는 반도체 장치의 제조방법.
  12. 제6항에 있어서,
    상기 제3산화막은 불순물이 함유되지 않은 언도프드(undoped) 산화막으로 형성하는 반도체 장치의 제조방법.
  13. 제6항에 있어서,
    상기 제3산화막은 PETEOS를 포함하는 반도체 장치의 제조방법.
  14. 제1항에 있어서,
    상기 식각정지막은 질화막을 포함하는 반도체 장치의 제조방법.
  15. 제1항에 있어서,
    상기 제1패턴과 상기 제2패턴은 동일한 포토마스크를 사용하여 형성하는 반도체 장치의 제조방법.
  16. 제1항에 있어서,
    상기 제2패턴을 형성하는 단계는,
    건식식각법을 사용하여 실시하는 반도체 장치의 제조방법.
  17. 제1항에 있어서,
    상기 제2패턴의 측벽을 확장시키는 단계는,
    습식식각법을 사용하여 실시하는 반도체 장치의 제조방법.
  18. 제1항에 있어서,
    상기 제2패턴의 측벽을 확장시키는 단계는,
    BOE(Buffered Oxide Echant) 용액 또는 불산(HF)용액을 사용하여 실시하는 반도체 장치의 제조방법.
  19. 제1항에 있어서,
    상기 제2패턴은 스토리지노드를 형성하기 위한 스토리지노드홀 또는 콘택플러그를 형성하기 위한 콘택홀을 포함하는 반도체 장치의 제조방법.
  20. 스토리지노드콘택플러그를 구비하는 기판상에 상기 스토리지노드콘택플러그의 상부면을 노출시키는 제1패턴을 갖는 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 스토리지노드콘택플러그의 상부면을 노출시키는 제2패턴을 형성하는 단계;
    상기 제1패턴의 측벽이 노출될 때까지 상기 제2패턴의 측벽을 확장시키는 단계;
    상기 제2패턴의 표면을 따라 스토리지노드를 형성하는 단계; 및
    상기 절연막을 제거하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
  21. 제20항에 있어서,
    상기 제2패턴의 탑선폭이 상기 제1패턴의 선폭과 동일한 반도체 장치의 캐패시터 제조방법.
  22. 제20항에 있어서,
    상기 제1패턴을 갖는 식각정지막을 형성하는 단계는,
    기판상에 스토리지노드콘택플러그를 구비하는 층간절연막을 형성하는 단계;
    상기 층간절연막을 리세스하여 상기 스토리지노드콘택플러그의 일부를 상기 층간절연막 위로 돌출시키는 단계;
    상기 층간절연막 상에 돌출된 상기 스토리지노드콘택플러그를 덮는 식각정지막을 형성하는 단계; 및
    상기 식각정지막을 선택적으로 식각하여 상기 스토리지노드콘택플러그의 상부면을 노출시키는 제1패턴을 형성하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
KR1020080046973A 2008-05-21 2008-05-21 반도체 장치의 제조방법 KR100948078B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080046973A KR100948078B1 (ko) 2008-05-21 2008-05-21 반도체 장치의 제조방법
US12/344,154 US7998825B2 (en) 2008-05-21 2008-12-24 Method for fabricating semiconductor device
CN200910007223XA CN101587860B (zh) 2008-05-21 2009-02-13 制造半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080046973A KR100948078B1 (ko) 2008-05-21 2008-05-21 반도체 장치의 제조방법

Publications (2)

Publication Number Publication Date
KR20090120921A KR20090120921A (ko) 2009-11-25
KR100948078B1 true KR100948078B1 (ko) 2010-03-16

Family

ID=41342428

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080046973A KR100948078B1 (ko) 2008-05-21 2008-05-21 반도체 장치의 제조방법

Country Status (3)

Country Link
US (1) US7998825B2 (ko)
KR (1) KR100948078B1 (ko)
CN (1) CN101587860B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009010845B4 (de) * 2009-02-27 2016-10-13 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten und wieder aufgefüllten Luftspaltausschließungszonen
KR101145334B1 (ko) * 2010-05-31 2012-05-14 에스케이하이닉스 주식회사 반도체 장치 제조방법
CN103178049B (zh) * 2011-12-22 2015-10-14 上海华虹宏力半导体制造有限公司 自对准接触孔绝缘层的结构及制备方法
CN103187265B (zh) * 2011-12-31 2016-02-03 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN105092104B (zh) * 2014-05-14 2018-09-21 中芯国际集成电路制造(上海)有限公司 一种压力传感器及其制备方法、电子装置
KR102182153B1 (ko) 2014-08-27 2020-11-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10580650B2 (en) * 2016-04-12 2020-03-03 Tokyo Electron Limited Method for bottom-up formation of a film in a recessed feature
TWI653745B (zh) * 2016-09-13 2019-03-11 日商東芝記憶體股份有限公司 Semiconductor device and method of manufacturing same
US20180166402A1 (en) * 2016-12-09 2018-06-14 Globalfoundries Inc. Integrated efuse
KR102606236B1 (ko) * 2017-11-28 2023-11-24 삼성전자주식회사 반도체 기억 소자
CN109994421B (zh) * 2017-12-29 2021-08-10 联华电子股份有限公司 形成接触洞的方法
KR102451171B1 (ko) * 2018-01-25 2022-10-06 삼성전자주식회사 반도체 소자
CN110085514B (zh) * 2019-04-29 2021-06-04 上海华力微电子有限公司 Nand闪存结构的双重曝光方法
US10811419B1 (en) * 2019-05-22 2020-10-20 Micron Technology, Inc. Storage node shaping
US11488859B2 (en) 2019-12-27 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388682B1 (ko) 2001-03-03 2003-06-25 삼성전자주식회사 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법
KR100434496B1 (ko) 2001-12-11 2004-06-05 삼성전자주식회사 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법
KR100534100B1 (ko) 2003-12-15 2005-12-06 삼성전자주식회사 콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을형성하는 반도체 소자의 제조 방법들
KR100672816B1 (ko) 2004-03-16 2007-01-22 삼성전자주식회사 반도체 메모리 장치의 캐패시터 형성방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270555A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6287961B1 (en) * 1999-01-04 2001-09-11 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method without etch stop layer
US7354856B2 (en) * 2005-03-04 2008-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming dual damascene structures with tapered via portions and improved performance
CN100514596C (zh) * 2006-01-13 2009-07-15 联华电子股份有限公司 金属内连线的制作方法与结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388682B1 (ko) 2001-03-03 2003-06-25 삼성전자주식회사 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법
KR100434496B1 (ko) 2001-12-11 2004-06-05 삼성전자주식회사 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법
KR100534100B1 (ko) 2003-12-15 2005-12-06 삼성전자주식회사 콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을형성하는 반도체 소자의 제조 방법들
KR100672816B1 (ko) 2004-03-16 2007-01-22 삼성전자주식회사 반도체 메모리 장치의 캐패시터 형성방법

Also Published As

Publication number Publication date
CN101587860A (zh) 2009-11-25
US20090291542A1 (en) 2009-11-26
KR20090120921A (ko) 2009-11-25
CN101587860B (zh) 2011-08-03
US7998825B2 (en) 2011-08-16

Similar Documents

Publication Publication Date Title
KR100948078B1 (ko) 반도체 장치의 제조방법
KR100881728B1 (ko) 루테늄전극을 구비한 반도체소자 및 그 제조 방법
US7682924B2 (en) Methods of forming a plurality of capacitors
KR100401503B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
US7820507B2 (en) Semiconductor device and method for fabricating the same
KR100541682B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100640563B1 (ko) 콘케이브 구조의 캐패시터를 가지는 반도체 소자 및 그제조방법
KR20100093925A (ko) 반도체소자의 실린더 캐패시터 형성 방법
KR20090016810A (ko) 원통형 하부전극을 구비한 캐패시터 제조 방법
KR20100008556A (ko) 반도체 장치 제조방법
KR100533981B1 (ko) 반도체 장치의 캐패시터 제조방법
US6818497B2 (en) Method for fabricating capacitor using electrochemical deposition
JP4632620B2 (ja) 半導体装置の製造方法
KR100604668B1 (ko) 콘케이브형 캐패시터를 포함하는 반도체소자 및 그 제조방법
KR100716644B1 (ko) 반도체 소자의 엠아이엠 캐패시터 제조방법
KR100582404B1 (ko) 반도체 장치의 캐패시터 제조방법
KR20230127820A (ko) 식각 가스 혼합물과 이를 이용하는 집적회로 소자의 제조 방법
KR100411300B1 (ko) 반도체 소자의 캐패시터 및 제조방법
KR20090045693A (ko) 반도체 소자 제조 방법
KR20070000270A (ko) 반도체 장치의 캐패시터 및 그 형성방법
KR20060000917A (ko) 반도체 장치의 캐패시터 제조방법
KR20030058038A (ko) 반도체소자의 캐패시터 형성방법
KR19980084122A (ko) 반도체소자의 캐패시터 형성방법
KR20010113319A (ko) 반도체 소자의 이중 저장전극 커패시터 제조 방법
KR19990080413A (ko) 배리어층 측벽에 산소 차단 스페이서가 형성된고유전율 커패시터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee