KR100640563B1 - 콘케이브 구조의 캐패시터를 가지는 반도체 소자 및 그제조방법 - Google Patents

Abstract

본 발명은 콘케이브 구조의 캐패시터를 가지는 반도체 소자 및 그 제조방법에 대한 것이다. 본 발명에 따른 반도체 소자는 캐패시터 하부전극을 콘케이브 구조로 정의하는 절연막 패턴의 측벽과 상기 절연막 패턴 내에 형성된 캐패시터 하부전극 사이에 질화막을 포함하고 있다. 본 발명에 따른 반도체 소자 제조방법에 따르면, 캐패시터의 하부전극을 형성하기 위하여 몰드물질막 내에 콘케이브 홈을 형성한 후, 질화 어닐링 공정을 수행하여 콘케이브 홈의 측벽에 습식에천트에 대한 침투방지막을 형성한다. 또는, 질화 어닐링 공정을 수행하여 콘케이브 홈의 측벽에 습식에천트에 대한 침투방지막을 형성하고 나서, 침투방지막을 덮는 스페이서를 더 형성한다. 그런 다음, 노드분리 공정을 수행하여 캐패시터 하부전극을 형성한 후, 캐패시터 유전막 및 캐패시터 상부전극을 형성한다.

Description

콘케이브 구조의 캐패시터를 가지는 반도체 소자 및 그 제조방법{Semiconductor device having concave type capacitor and method of manufacturing thereof}

도 1 및 도 2는 종래기술에 의하여 콘케이브 구조로 캐패시터를 형성할 경우에 발생되는 문제점을 설명하기 위한 공정 단면도들이다.

도 3 내지 도 10은 본 발명에 따른 콘케이브 구조의 캐패시터를 가진 반도체 소자 제조방법에 대한 제 1 실시예를 설명하기 위한 공정 단면도들이다.

도 11 및 도 12는 본 발명에 따른 콘케이브 구조의 캐패시터를 가진 반도체 소자 제조방법에 대한 제 2 실시예를 설명하기 위한 공정 단면도들이다.

본 발명은 반도체 소자 및 그 제조방법에 대한 것으로서, 상세하게는 콘케이브 구조의 캐패시터를 가진 반도체 소자 및 그 제조방법에 대한 것이다.

최근 들어, 반도체 메모리 소자의 분야에서는 동일한 투영면적에서 캐패시터의 정전용량을 향상시키기 위해 3차원 구조, 예컨대 콘케이브 구조로 캐패시터를 형성하는 방법이 다양하게 이용되고 있다. 그런데, 반도체 메모리 소자의 디자인룰 이 0.2㎛이하까지 감소함에 따라서, 종래기술에 따른 콘케이브 구조를 가지는 캐패시터 형성방법에서 여러 가지 문제점이 발생하고 있다.

도 1을 참조하면, 종래기술에 따른 콘케이브 구조를 가지는 캐패시터 형성방법에 따르면, 소자분리막(미도시)과 전계효과 트랜지스터(미도시)가 형성된 반도체 기판(20)상에 층간절연막(22)과 제 1 반사방지막(23)을 순차적으로 형성한다. 이어서, 상기 전계효과 트랜지스터의 소오스 영역(24)을 콘택하는 배리드 콘택(buried contact, 26)을 층간절연막(22) 및 제 1 반사방지막(23)내에 형성한다. 이어서, 배리드 콘택(26)의 상부 및 층간절연막(22)의 상부에 몰드산화막(28)과 제 2 반사방지막(29)을 순차적으로 형성한 후, 몰드산화막(28)과 제 2 반사방지막(29)을 패터닝하여 콘케이브 홈(30)을 형성한다. 그리고 나서, 콘케이브 홈(30)내에 하부 도전막(32)을 형성한 후, 하부 도전막(32)의 표면 토폴로지를 따라 희생산화막(34)을 형성하여 콘케이브 홈(30)을 매립한다.

도 2를 참조하면, 콘케이브 홈(30)을 매립하는 희생산화막(34)을 형성한 후 캐패시터 하부전극에 대한 노드분리 공정이 진행된다. 먼저, 희생산화막(34)의 상부를 평탄화하여 제 2 반사방지막(29)을 노출시킨다. 그 다음으로, 콘케이브 홈(30)에 채워진 희생산화막(34)을 습식식각 방법을 사용하여 제거하는 단계가 진행되는데, 이 때 문제가 발생한다. 즉, 희생산화막(34)을 제거하기 위하여 사용되는 습식 에천트, 예컨대 불산(HF)용액 또는 BOE(Buffered Oxide Echant)용액이 하부 도전막(32)과 몰드산화막(28)의 경계부(화살표 Ⅰ 참조) 또는 콘케이브 홈(30)의 하부 코너부분에 형성된 하부 도전막(32)의 그레인 바운더리(화살표 Ⅱ 참조)를 통하여 몰드산화막(28)으로 침투한다. 특히, 콘케이브 홈(30)의 하부 코너부분에 형성된 하부 도전막(32)을 통하여 습식 에천트가 용이하게 침투하는 이유는 상기 하부 코너부분에서 하부 도전막(32)이 가장 얇게 형성되기 때문이라고 볼 수 있다. 그 결과, 몰드산화막(28)이 식각되어 몰드산화막(28)내에 공동이 생기는 문제가 발생된다(Ⅲ 및 Ⅳ 참조).

상기와 같은 희생산화막(34) 제거단계에서의 몰드산화막(28) 식각은, 하부 도전막(32)이 몰드산화막(28)으로부터 뜯기는 리프트업(lift up) 현상을 유발할 수도 있고, 노드분리 공정을 통하여 형성된 캐패시터 하부전극의 구조가 캐패시터 유전막 형성단계 또는 캐패시터 유전막의 열처리 단계에서 변형될 수 있다. 다시 말해, 희생산화막(34) 제거단계에서의 몰드산화막(28) 식각이 과도한 경우에는 하부 도전막(32)과 몰드산화막(28)의 경계가 완전히 분리됨으로써 하부 도전막(32)이 뜯기는 리프트업 현상이 발생할 수 있다. 그리고, 희생산화막(34) 제거단계에서의 몰드산화막(28) 식각이 리프트업 현상을 일으킬 정도로 과도하지는 않더라도, 몰드산화막(28)이 습식 에천트에 의하여 식각되면 몰드산화막내에 공동(Ⅲ 및 Ⅳ 참조)이 형성되기 때문에, 후속하는 캐패시터 유전막 형성단계 또는 캐패시터 유전막의 열처리 단계에서 캐패시터 하부전극의 구조가 변형될 수 있다.

이러한 문제점은 하부 도전막(32)을 스퍼터링 방식으로 형성한 경우에 더욱 심각한 것으로 알려져 있다. 왜냐하면, 스퍼터링 방식으로 물질막을 증착하게 되면, 콘택홀의 측벽에서 물질막의 조밀도가 화학기상증착 방식의 경우보다 낮기 때문에, 하부 도전막(32)과 몰드산화막(28)의 경계로 희생산화막(34) 제거용 습식 에 천트의 침투가 더 용이하기 때문이다.

또한, 최근에는 반도체 메모리 소자의 집적도가 증가함에 따라, 단위셀의 피치(pitch)가 감소하고 있다. 이에 따라, 하부 도전막(32)의 두께는 점점 얇아지고 있다. 더구나, 제 2 반사방지막(29)은 산화막 계열의 몰드산화막(28)보다는 전기음성도가 큰 질화막 계열의 절연막으로 형성된다. 따라서, 콘케이브 홈(30)의 측벽에 형성되는 하부 도전막(32)의 두께는 제 2 반사방지막(29)상에 형성되는 하부 도전막(32)의 두께보다 작아지게 된다. 그런데, 콘케이브 홈(30)의 측벽에 형성되는 하부 도전막(32)이 더욱 더 얇아진다는 것은, 결국 몰드산화막(28)으로의 희생산화막(34) 제거용 습식 에천트의 침투가 더욱 용이해진다는 것을 의미한다. 따라서, 하부 도전막(32)과 몰드산화막(28)의 경계에서 발생되는 상기와 같은 문제를 해결할 수 있는 기술적 수단이 제공되지 않는다면, 반도체 메모리 소자의 집적도가 증가할수록 하부 도전막(32)과 몰드산화막(28)의 경계에서 발생되는 문제는 더욱 심각해질 것은 자명하다.

본 발명이 이루고자 하는 기술적 과제는 개선된 콘케이브 구조의 캐패시터를 가진 반도체 소자를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는 콘케이브 구조를 가지는 캐패시터 형성시 캐패시터 하부전극의 노드분리 단계, 캐패시터 유전막 형성단계 또는 캐패시터 유전막 열처리 단계 등에서 캐패시터 하부전극용 도전막이 리프트업되거나, 구조가 변형되는 것을 방지할 수 있는 캐패시터 형성방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 절연막 패턴에 의하여 정의된 콘케이브 홈 내에 형성된 콘케이브형 캐패시터 하부전극, 상기 캐패시터 하부전극 상에 형성된 캐패시터 유전막 및 상기 캐패시터 유전막 상에 형성된 캐패시터 상부전극으로 구성된 캐패시터를 포함하는 반도체 소자로서, 상기 절연막 패턴의 측벽과 상기 캐패시터 하부전극 사이에 질화막을 포함하고 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자 제조방법은, 먼저 소자분리막과 트랜지스터가 형성된 반도체 기판상에 상기 트랜지스터의 불순물 주입영역을 노출시키는 콘택홀을 구비한 제 1 절연막 패턴을 형성한다. 이어서, 도전막으로 상기 콘택홀 내부를 채워 배리드 콘택을 형성한다. 그 다음, 상기 배리드 콘택을 노출시키는 콘케이브 홈을 구비한 제 2 절연막 패턴을 제 1 절연막 패턴의 상부에 형성한다. 그리고 나서, 상기 제 2 절연막 패턴의 측벽을 질화시켜 침투방지막을 형성한다. 그런 다음, 측벽이 질화된 제 2 절연막 패턴 내에 콘케이브 형으로 캐패시터 하부전극을 형성한다. 그 이후에, 상기 캐패시터 하부전극 상에 캐패시터 유전막을 형성하고, 캐패시터 유전막 상에는 캐패시터 상부전극을 형성한다.

상기 배리드 콘택의 상부표면은 상기 제 1 절연막 패턴의 상부표면으로부터 리세스되도록 형성할 수 있다.

상기 제 1 절연막 패턴은 다중막 패턴으로 최하부 패턴은 층간절연막 패턴이고, 최상부 패턴은 제 1 반사방지막 패턴일 수 있다.

상기 제 2 절연막 패턴은 다중막 패턴으로 최하부 패턴은 몰드물질막 패턴이고, 최상부 패턴은 제 2 반사방지막 패턴일 수 있다.

상기 침투방지막은 질화 어닐링 공정을 수행하여 상기 제 2 절연막 패턴의 측벽을 소정 깊이로 질화시켜 형성할 수 있다. 상기 침투방지막은 실리콘 질화막, 실리콘 산화질화막 또는 이들의 조합막일 수 있다. 상기 침투방지막은 10Å 내지 100Å 사이의 두께로 형성할 수 있다.

상기 침투방지막을 형성하는 단계를 진행한 후에, 침투방지막을 덮는 스페이서를 형성하는 단계를 추가로 더 진행할 수도 있다.

상기 스페이서는 실리콘 질화막, 실리콘 산화질화막, 탄탈륨 산화막 또는 이들의 조합막일 수 있다.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 콘케이브 구조의 캐패시터를 가지는 반도체 소자 및 그 제조방법에 대한 바람직한 실시예들을 상세하게 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안 된다. 본 발명의 실시예는 본 발명이 속한 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 설명의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재한 경우 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3 의 층이 개재되어질 수 있다.

제 1 실시예

도 3을 참조하면, 본 발명에 따른 반도체 소자 제조방법의 제 1 실시예는 먼저, 반도체 기판(40)상에 층간절연막(42)을 형성한다. 층간절연막(42)은 실리콘 산화막, 실리콘 산화질화막, PSG(PhosphoSilicate Glass)막, USG(UndoppedSilicate Glass)막, BSG(BoroSilicate Glass)막, BPSG(BoroPhosphoSilicate Glass)막, PE-TEOS(Plasma Enhanced TetraEthylOthoSilicate Glass)막, O₃-TEOS막, TEOS막 또는 이들의 조합막일 수 있다.

한편, 도시하지는 않았지만, 층간절연막(42)이 형성되는 반도체 기판(40)상에는 활성영역을 정의하는 소자분리막이 형성되어 있으며, 소자분리막에 의하여 정의되는 활성영역상에는 반도체 소자, 예컨대 전계효과 트렌지스터가 형성되어 있다. 그런데, 반도체 메모리 소자의 캐패시터는 상기 전계효과 트랜지스터의 불순물 주입영역, 예컨대 소오스 영역(44)과 연결된다. 따라서, 반도체 기판(40)상에 형성된 다른 요소들의 도시는 생략하고, 소오스 영역(44)만을 개략적으로 도시한다.

이어서, 배리드 콘택(도 4의 50 참조)을 형성하기 위해, 반도체 기판(40)상에 형성된 소오스 영역(44)을 노출시키는 콘택홀(46)을 형성한다. 콘택홀(46)은 건식 식각방법을 사용하여 형성하는 것이 바람직하다. 예를 들어, CF₄가스와 H₂가스를 반응가스로 사용하는 건식식각 방법을 사용하여 콘택홀(46)을 형성할 수 있다. 경우에 따라서, 콘택홀(46)을 형성하기 전에, 제 1 반사방지막(48)을 층간절연막(42)상에 추가로 형성할 수도 있다. 층간절연막(42)상에 제 1 반사방지 막(48)을 형성하면, 콘택홀(46)은 층간절연막(42) 및 제 1 반사방지막(48) 내에 형성된다. 제 1 반사방지막(48)은 실리콘 질화막, 실리콘 산화질화막, 티타늄 산화막 또는 이들의 조합막일 수 있다.

제 1 반사방지막(48)이 형성되면, 이후에 사진공정을 수행할 때 제 1 반사방지막의 하부에서 발생되는 난반사에 의하여 감광막 패턴이 열화되는 것을 방지할 수 있다. 또한, 제 1 반사방지막(48)은 질화막 계열의 절연막이므로, 이후에 산화막 계열의 절연막에 대한 식각단계가 진행되면 식각정지막으로 기능한다. 제 1 반사방지막(48)을 형성하면, 상기와 같은 잇점이 있으므로, 이하에서는 층간절연막(42)상에 제 1 반사방지막(48)을 형성한 경우를 위주로 설명한다. 물론, 제 1 반사방지막(48)을 형성하지 아니한 경우에도, 이하에서 설명되는 단계들이 동일하게 수행될 수 있음은 물론이다.

도 4를 참조하면, 배리어 메탈막으로 콘택홀(46)을 매립하여 배리드 콘택(50)을 형성한다. 콘택홀(46)을 매립하는 배리어 메탈막은 금속질화물 계열의 물질막이나, 알루미늄이나 실리콘이 포함된 3원계 금속질화물 계열의 물질막일 수 있다. 상기 금속질화물 계열의 물질막은 TaN막, TiN막 또는 WN막일 수 있다. 상기 3원계 금속질화물 계열의 물질막은 TiAlN막, TiSiN막, TaAlN막, TaSiN막, WAlN막 또는 WSiN막일 수 있다.

콘택홀(46) 내부에 배리어 메탈막을 매립하는 정도는 도 5에 도시된 바와 같이 제 1 반사방지막(48)의 상부표면으로부터 배리드 콘택(50)의 상부표면이 약간 리세스(A)되도록 형성할 수도 있고, 배리드 콘택(50)의 상부표면이 제 1 반사방지 막(48)의 상부표면과 일치하도록 형성할 수도 있다. 또한, 도시하지는 않았지만, 콘택홀(46)내에 배리어 메탈막을 형성하기 전에, 불순물이 도핑된 폴리실리콘막을 콘택홀(46)의 하부에 소정의 두께로 형성할 수도 있다.

도 4에 도시된 바와 같이 배리드 콘택(50)의 상부표면이 제 1 반사방지막(48)의 상부표면으로부터 리세스(A)되도록 형성하게 되면, 이후에 수행되는 공정단계에서 공정마진이 증가한다. 이에 대해서는 후술하기로 한다. 또한, 콘택홀(46)내에 배리어 메탈막을 형성하기 전에 불순물이 도핑된 폴리실리콘막을 콘택홀(46)의 저부에 소정의 두께로 형성하게 되면, 소오스 영역(44)에 주입된 불순물들이 배리드 콘택(50)을 이루는 배리어 메탈로 확산되어 소오스 영역(44)내에 주입된 불순물의 농도가 감소하는 것을 방지할 수 있다.

도시하지는 않았지만, 경우에 따라서 배리어 메탈막으로 콘택홀(46)을 매립하기 전에, 콘택홀(47)의 저면에 오믹막을 형성할 수도 있다. 특히, 오믹막을 콘택홀(47)의 저면에 형성한 후, 배리드 콘택(50)을 형성하면 콘택저항이 한계치 이상으로 상승하여 반도체 메모리 소자의 동작속도가 저하되는 것을 완화할 수 있다. 오믹막은 고융점 금속의 실리사이드막으로 형성하는 것이 바람직하다. 예를 들어, 오믹막은 티타늄 실리사이드막, 탄탈륨 실리사이드막, 코발트 실리사이드막, 텅스텐 실리사이드막, 이리듐 실리사이드막, 루비듐 실리사이드막 또는 이들의 조합막으로 형성할 수 있다.

도 5를 참조하면, 콘케이브 구조로 캐패시터를 형성하기 위해 캐패시터의 하부전극에 대응하는 높이로 몰드물질막(Mold material layer, 52)을 형성한다. 몰드 물질막(52)은 산화막 계열의 물질막으로, 예컨대 실리콘 산화막, 실리콘 산화질화막, PSG막, USG막, BSG막, BPSG막, PE-TEOS막, O₃-TEOS막, TEOS막 또는 이들의 조합막일 수 있다. 물드물질막은 CVD(Chemical Vapor Deposition)방법, PECVD(Plasma Enhanced Chemical Vapor Deposition)방법, LPCVD(Low Pressure Chemical Vapor Deposition)방법, SACVD(Semi-Atmospheric Chemical Vapor Deposition) 또는 스퍼터링 방법을 사용하여 형성할 수 있다.

계속해서, 몰드물질막(52) 상에 제 2 반사방지막(54)을 형성한다. 제 2 반사방지막(54)은, 이후에 수행될 사진공정에서 제 2 반사방지막(54)의 하부에서 발생하는 난반사에 의해 감광막 패턴이 열화되는 것을 방지한다. 아울러, 이후에 수행될 화학기계적 연마공정 또는 에치백 공정에서 식각정지막으로 기능한다. 제 2 반사방지막(54)은 실리콘 산화질화막, 실리콘 질화막, 타탄륨 산화막 또는 이들의 조합막으로 형성한다.

그리고 나서, 건식식각 방법을 사용하여 배리드 콘택(50)의 상부가 노출될 수 있도록 몰드물질막(52)을 제거함으로서, 콘케이브 홈(56)을 형성한다.

도 6을 참조하면, 몰드물질막(52) 내에 콘케이브 홈(56)을 형성한 후, 질화 어닐링 공정을 수행한다. 상기 질화 어닐링 공정은 매엽식(Single wafer type) 열처리 장치 또는 로(furnace) 타입의 열처리 장치에서 수행하는 것이 바람직하다.

예를 들어, 매엽식 열처리 장치에서 질화 어닐링 공정을 수행할 경우에는 다음과 같이 공정조건을 설정하는 것이 바람직하다. 온도는 700℃ 내지 1000℃ 사이 인 것이 바람직하다. 그리고, 질화 분위기를 조성하기 위하여 NH₃가스를 사용하는 것이 바람직하며, 이 때 NH₃가스의 유량은 200 sccm 내지 5000 sccm 사이인 것이 바람직하다. 또한, 질화 어닐링 시간은 30초 내지 15 분 사이인 것이 바람직하다.

또한, 로타입의 장치에서 질화 어닐링 공정을 수행할 경우에는 다음과 같이 공정조건을 설정하는 것이 바람직하다. 온도는 700℃ 내지 1200℃사이인 것이 바람직하다. 그리고, 질화 분위기를 조성하기 위하여 NH₃가스를 사용하는 것이 바람직하며, 이 때 NH₃가스의 공급량은 1L 내지 50L 사이인 것이 바람직하다. 또한, 질화 어닐링 시간은 10분 내지 120분 사이인 것이 바람직하다.

한편, 플라즈마 또는 ECR(Electron Cyclotron Resonance) 플라즈마를 발생시킬 수 있는 장치가 구비된 매엽식 열처리 장치 또는 로타입의 장치를 사용하여 상기 질화 어닐링 단계를 수행할 수도 있다.

예를 들어, 플라즈마 또는 ECR 플라즈마 발생 장치가 장착된 매엽식 열처리 장치에서 상기 질화 어닐링 공정을 수행할 경우에는 다음과 같이 공정조건을 설정하는 것이 바람직하다. 온도는 300℃ 내지 800℃사이인 것이 바람직하다. 그리고, 질화 분위기를 조성하기 위해서는 NH₃가스 또는 N₂가스를 사용하고 플라즈마 생성을 위해서는 Ar가스를 사용하는 것이 바람직하다. 이 때, NH₃가스 또는 N₂가스의 유량은 500sccm 내지 5000sccm 사이로 하고 Ar가스의 유량은 10sccm 내지 1000sccm 사이로 하는 것이 바람직하다. 또한, 질화 어닐링 시간은 20 초 내지 20분 사이인 것 이 바람직하다.

또한, 플라즈마 또는 ECR 플라즈마 발생 장치가 장착된 로타입의 장치에서 상기 질화 어닐링 공정을 수행할 경우에는 다음과 같이 공정조건을 설정하는 것이 바람직하다. 온도는 300℃ 내지 800℃ 사이인 것이 바람직하다. 그리고, 질화 분위기를 조성하기 위해서는 NH₃가스 또는 N₂가스를 사용하고 플라즈마 생성을 위해서는 Ar가스를 사용하는 것이 바람직하다. 이 때, NH₃가스 또는 N₂가스의 공급량은 500mL 내지 50L 사이로 하고 Ar가스의 공급량은 100mL 내지 10L 사이인 것이 바람직하다. 또한, 질화 어닐링 시간은 1 분 내지 60 분 사이인 것이 바람직하다.

상기와 같이 질소분위기하에서 어닐링 공정을 수행하면, 몰드물질막(52) 내에 형성된 콘케이브 홈(56)의 측벽에서 질화반응이 유발된다. 따라서, 콘케이브 홈(56)의 측벽에는 질화막 계열의 절연막이 형성되어 소정 두께로 침투방지막(58)이 형성된다. 상기 침투방지막(58)은 캐패시터 노드분리 공정에서 습식 에천트가 몰드물질막(52)으로 침투하는 것을 방지하는 기능성 막이다. 따라서, 침투방지막(58)은 캐패시터 노드분리 공정에서 습식 에천트가 몰드물질막(52)으로 침투하는 것을 차단할 수 있는 충분한 두께로 형성한다. 바람직하게는, 침투방지막(58)은 10Å 내지 100Å 사이의 두께로 형성할 수 있다. 보다 바람직하게는, 침투방지막(58)은 20Å 내지 60Å사이의 두께로 형성할 수 있다.

콘케이브 홈(56)의 측벽에 형성된 상기 침투방지막(58)은 실리콘 질화막, 실리콘 산화질화막 또는 이들의 조합막일 수 있다. 이처럼, 질화막 계열의 침투방지 막(58)이 콘케이브 홈(56)의 측벽에 형성됨으로써 몰드물질막(52)이 콘케이브 홈(56)의 측벽에서 노출되는 것이 방지된다. 그 결과, 후속공정으로 진행되는 캐패시터 하부전극의 노드분리 공정에서 몰드물질막(52)이 습식 에천트에 의하여 식각되는 것을 차단할 수 있다. 이에 대해서는 도 9를 참조하여 상세하게 설명하기로 한다.

한편, 배리드 콘택(50)의 상부표면이 몰드물질막(52) 형성단계에서 어느 정도 산화되는 것은 피할 수 없다. 하지만, 침투방지막(56) 형성단계는 배리드 콘택(50)이 노출된 상태에서 진행되기 때문에, 몰드물질막(52) 형성단계에서 부분적으로 산화된 배리드 콘택(50)의 상부가 원래의 상태로 회복된다. 이에 따라, 배리드 콘택(50)의 접촉저항값이 낮아지는 부수적인 효과가 달성된다. 예컨대, 배리드 콘택(50)을 TiN막으로 형성한 경우에 몰드물질막(52) 형성단계를 진행하면, 배리드 콘택(50)으로 산소가 확산되어 배리드 콘택(50)의 상부에 존재하는 TiN막이 TiON막으로 변화된다. 하지만, 후속단계에서 배리드 콘택(50)이 노출된 상태에서 질화 어닐링 공정을 수행하여 TiON막을 다시 TiN막으로 변화시킴으로써, 배리드 콘택(50)의 도전특성을 원래대로 회복시키는 것이 가능해진다.

또한, 침투방지막(58)은 제 2 반사방지막(54)과 마찬가지로 질화막 계열의 절연막이기 때문에, 제 2 반사방지막(54)과 침투방지막(58)의 전기음성도는 서로 비슷하다. 따라서, 이후에 수행되는 하부 도전막(도 7의 62 참조)의 형성단계에서 콘케이브 홈(56)의 측벽과 제 2 반사방지막(54)상에 형성되는 하부 도전막(도 7의 62 참조)의 두께 차이를 완화할 수 있다.

도 7을 참조하면, 콘케이브 홈(56)의 내부 및 제 2 반사방지막(54)의 상부에 하부 도전막(62)을 형성한다. 그리고 나서, 하부 도전막(62)의 표면 토폴로지를 따라 희생산화막(64)을 형성하여, 콘케이브 홈(56)의 내부를 매립한다. 하부 도전막(62)은 금속막, 금속질화막, 금속산화막, 금속 질화산화막, 삼원계 질화막, 불순물이 도핑된 폴리실리콘막 또는 이들의 조합막일 수 있다. 상기 금속막은 Ru막, Ir막, W막, Pt막 또는 Ta막일 수 있다. 상기 금속질화막은 TiN막, TaN막 또는 WN막일 수 있다. 상기 금속산화막은 IrO₂막 또는 RuO₂막일 수 있다. 상기 금속 질화산화막은 TaON막 또는 TiON막일 수 있다. 상기 삼원계 질화막은 TaSiN막, TaAlN막, TiSiN막 또는 TiAlN막일 수 있다. 희생산화막(64)은 실리콘 산화막, 실리콘 산화질화막, PSG막, BSG막, BPSG막, TEOS막, PE-TEOS막, O₃-TEOS막, SOG(Spin On Glass)막, 감광막 또는 이들의 조합막일 수 있다.

한편, 본 발명의 제 1 실시예에서는 배리드 콘택(56)의 상부표면이 제 1 반사방지막(48)의 상부표면으로부터 리세스되도록 형성하였다. 이에 따라, 하부 도전막(62)의 형성시 콘케이브 홈(56)의 바닥에서 두꺼운 도전막이 형성된다. 이처럼, 콘케이브 홈(56)의 바닥에서 두꺼운 도전막이 형성되면, 이후에 수행되는 산소분위기의 캐패시터 유전막 열처리 단계에서 산소가 배리드 콘택(50)으로 확산할 때 이동하여야 하는 확산거리가 증가한다. 따라서, 배리드 콘택(50)이 캐패시터 유전막 열처리 단계에서 산화되는 정도가 완화된다.

도 8을 참조하면, 반도체 기판(40)의 전면을 평탄화하여 제 2 반사방지막(54)상의 하부 도전막(62) 및 희생산화막(64)을 제거한다. 상기 평탄화 단계는 화학기계적 연마방법 또는 에치백 방법을 사용할 수 있다. 상기 평탄화 단계에서 제 2 반사방지막(54)은 평탄화 정지막으로 기능한다.

도 9를 참조하면, 콘케이브 홈(56)의 내부에 채워진 희생산화막(64)을 제거한다. 희생산화막(64)은 습식식각 방법을 사용하여 제거하는 것이 바람직하다. 예를 들어, 희생산화막(64)을 SOG막으로 형성한 경우, 불산용액 또는 BOE(Buffer Oxide Echant)용액을 습식 에천트(화살표 참조)로 사용한다. 그런데, 이미 설명한 바와 같이 본 발명의 제 1 실시예에서는 침투방지막(58)을 콘케이브 홈(56)의 측벽에 형성한다. 따라서, 습식 에천트가 캐패시터 하부전극(62)을 이루는 도전물질의 그레인 바운더리 또는 제 2 반사방지막(54)와 캐패시터 하부전극(62)사이의 계면으로 확산된다고 하더라도, 침투방지막(58)에 의하여 습식 에천트가 몰드물질막(52)으로 침투하는 것이 방지된다. 따라서, 몰드물질막(52)이 습식 에천트에 의하여 식각되지 않기 때문에, 종래의 캐패시터 형성방법이 가지고 있는 문제점이 발생하지 않는다. 즉, 하부전극에 대한 노드분리 공정에서 캐패시터 하부전극이 리프트업되는 것을 방지할 수 있고, 이후에 수행되는 캐패시터 유전막 형성단계 및 캐패시터 유전막 열처리 단계에서 캐패시터 하부전극의 구조가 변형되는 것을 방지할 수 있다.

도 10을 참조하면, 희생산화막(도 9의 64 참조)이 제거되어 캐패시터의 하부전극(62)이 형성된 결과물 전면에 캐패시터 유전막(66)을 형성한다. 캐패시터 유전막(66)은 TiO₂막, Ta₂O₅막, Al₂O₃막, SiO₂/SiN 이중막, BaTiO₃막, SrTiO₃막, (Ba, Sr)TiO₃막, Bi₄Ti₃O₁₂막, PbTiO₃막, PZT막, (Pb, La)(Zr, Ti)O₃막, SBT막 또는 이들의 조합막으로 형성할 수 있다. 보다 바람직하게는 캐패시터의 정전용량을 증가시키기 위하여 BST막, ST막, PZT막 또는 이들의 조합막으로 캐패시터 유전막(66)을 형성할 수 있다.

한편, 캐패시터의 유전막(66)의 정전용량을 더욱 향상시키기 위하여, 캐패시터 유전막(66)을 열처리할 수 있다. 캐패시터 유전막(66)에 대한 열처리를 수행하게 되면, 캐패시터 유전막(66)의 정전용량이 증가될 뿐만 아니라, 캐패시터 유전막(66)이 조밀화되어 캐패시터에서 발생되는 누설전류가 완화된다. 캐패시터 유전막(66)에 대한 열처리는, 산소가 포함된 분위기, 질소 또는 아르곤과 같은 불활성 가스가 포함된 분위기 또는 진공 분위기에서 300℃에서 1000℃사이에서 수행할 수 있다.

그런데, 본 발명의 따른 제 1 실시예에서는 캐패시터 하부전극 구조를 종래의 경우보다 안정적으로 형성할 수 있다. 예를 들어, 콘케이브 홈(56)의 하부에서 도전막을 두껍게 형성하여 배리드 콘택(50)을 열화시킬 수 있는 물질(예컨대, 산소)의 확산거리를 증가시켰고, 몰드물질막(52)내로의 습식 에천트 침투에 의한 공동발생을 방지하였다. 따라서, 종래보다 높은 온도에서 또는 종래보다 높은 분압의 산소분위기하에서 캐패시터 유전막(66)을 열처리할 수 있다. 따라서, 종래의 경우보다 캐패시터 유전막(66)의 정전용량을 보다 증가시킬 수 있을 뿐만 아니라, 누설전류도 더욱 감소시킬 수 있게 된다.

계속해서, 캐패시터 유전막(66) 상에 상부 도전막(68)을 형성한다. 상부 도 전막(68)은 금속막, 금속질화막, 금속산화막, 금속 질화산화막, 삼원계 질화막, 불순물이 도핑된 폴리실리콘막 또는 이들의 조합막일 수 있다. 상기 금속막은 Ru막, Ir막, W막, Pt막 또는 Ta막일 수 있다. 상기 금속질화막은 TiN막, TaN막 또는 WN막일 수 있다. 상기 금속산화막은 IrO₂막 또는 RuO₂막일 수 있다. 상기 금속 질화산화막은 TaON막 또는 TiON막일 수 있다. 상기 삼원계 질화막은 TaSiN막, TaAlN막, TiSiN막 또는 TiAlN막일 수 있다. 경우에 따라서, 상부 도전막(68)을 형성한 후, 캐패시터 유전막(66)과 상부 도전막(68)과의 계면에 발생한 손상이나 결점을 치유하기 위하여 열처리를 수행할 수도 있다.

제 2 실시예

본 발명에 따른 반도체 소자 제조방법의 제 2 실시예는, 콘케이브 홈(56)의 측벽에 침투방지막(58)을 형성하는 단계까지는 도 3 내지 도 6을 참조하여 설명한 제 1 실시예의 경우와 동일하게 진행한다. 그런데, 본 발명에 따른 반도체 소자 제조방법의 제 1 실시예에서는 콘케이브 홈(56)의 측벽에 침투방지막(도 10의 58 참조)만을 형성하고 있는데 반하여, 본 발명에 따른 제 2 실시예에서는 침투방지막(58)이 형성된 콘케이브 홈(56)의 측벽에 스페이서(59)를 더 형성한다.

도 11을 참조하면, 질화 어닐링 공정을 통하여 침투방지막(58)이 형성된 콘케이브 홈(58)의 측벽에 스페이서(59)를 형성한다. 상기 스페이서(59)는 통상적인 방법으로 형성할 수 있다. 즉, 소정의 물질막을 반도체 기판(40)에 전면에 증착한 후, 이방성 식각방법으로 에치백하여 형성할 수 있다. 스페이서(59)는 질화막 계열의 절연막 또는 금속산화막 계열의 절연막으로 형성할 수 있다. 상기 질화막 계열 의 절연막은 Si₃N₄막 또는 SiON막일 수 있다. 상기 금속산화막 계열의 절연막은 Ta₂O₅막일 수 있다. 스페이서(59)는 제 1 실시예에서 형성한 침투방지막(도 10의 58 참조)과 동일한 기능을 수행한다. 또한, 이후에 콘케이브 홈(56)의 내벽 및 제 2 반사방지막(54)상에 형성되는 캐패시터 하부전극용 도전막의 하부막 의존성을 줄여준다. 다시 말해, 제 2 반사방지막(54)과 스페이서(59)로 형성되는 물질막 사이의 전기음성도차가 완화되기 때문에, 캐패시터 하부전극용 도전막의 증착균일성을 향상시킬 수 있다. 그리고, 스페이서(59)를 금속산화막 계열의 절연막, 예컨대 Ta₂O₅막으로 형성하면 캐패시터 하부전극용 도전막의 접착력이 향상된다.

상기와 같이 스페이서(59)를 침투방지막(58)의 측벽에 추가로 더 형성하면, 캐패시터의 하부전극(도 12의 70 참조)에 대한 노드분리 공정에서 습식 에천트가 몰드물질막(52)으로 침투하는 것을 보다 확실하게 차단할 수 있게 된다. 그런데, 스페이서(59)를 너무 두껍게 형성하면, 콘케이브 홈(56)의 종횡비가 증가될 우려가 있다. 따라서, 스페이서(59)는 10Å 내지 100Å이하의 두께로 형성하는 것이 바람직하고, 20Å 내지 60Å 사이의 두께로 형성하는 것이 보다 바람직하다.

도 12를 참조하면, 도 7 내지 도 10을 참조하여 설명한 본 발명의 제 1 실시예와 동일하게 공정단계를 진행함으로써, 캐패시터 하부전극(70), 캐패시터 유전막(72) 및 캐패시터 상부전극용 도전막(74)을 형성한다.

본 발명에 따른 콘케이브 구조의 캐패시터를 가진 반도체 소자 구조에 대한 바람직한 실시예는 본 발명에 따른 반도체 소자 제조방법의 실시예를 설명하면서 도면을 통하여 개시한 바 있으므로, 이에 대한 구체적은 설명은 생략하기로 한다.

상기에서는 본 발명의 바람직한 실시예들에 의하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것은 아니고 본 발명의 기술적 사상의 범위 안에서 당 분야에서 통상의 지식으로 그 변형이나 그 개량이 가능하다.

본 발명에 따른 반도체 소자 제조방법은, 하부전극 노드분리 공정에서 몰드물질막이 식각되는 것을 방지할 수 있고, 캐패시터 하부전극의 리프트업 및 캐패시터 하부전극의 구조가 변형되는 것을 방지할 수 있다. 또한, 하부 도전막의 형성시 도전막을 균일하게 형성할 수 있으며, 아울러 배리드 콘택의 접촉저항을 낮출 수 있다. 그리고, 캐패시터 하부전극의 구조를 안정적으로 형성할 수 있기 때문에, 산소 분위기하의 캐패시터 유전막 열처리 단계에서의 열처리 온도 및 산소의 분압을 더욱 증가시킴으로써, 캐패시터의 정전용량 및 누설전류 특성을 향상시킬 수 있다.

Claims (7)

1. (a) 소자분리막과 트랜지스터가 형성된 반도체 기판상에 상기 트랜지스터의 불순물 주입영역을 노출시키는 콘택홀을 구비한 제 1 절연막 패턴을 형성하는 단계;

   (b) 도전막으로 상기 콘택홀 내부를 채워 배리드 콘택을 형성하는 단계;

   (c) 상기 배리드 콘택을 노출시키는 콘케이브 홈을 구비한 제 2 절연막 패턴을 제 1 절연막 패턴의 상부에 형성하는 단계;

   (d) 상기 콘케이브 홈의 측벽에 노출된 제 2 절연막 패턴을 질화시켜 침투방지막을 형성하는 단계;

   (e) 상기 배리드 콘택과 연결되는 캐패시터의 하부전극을 상기 콘케이브 홈의 내부에 형성하는 단계;

   (f) 상기 캐패시터 하부전극 상에 캐패시터 유전막을 형성하는 단계; 및

   (g) 상기 캐패시터 유전막 상에 캐패시터 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 콘케이브 구조의 캐패시터를 가지는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 (d) 단계는

   질화 어닐링 공정을 수행하여 상기 콘케이브 홈의 측벽에 노출된 제 2 절연막 패턴을 소정 깊이로 질화시켜 상기 침투방지막을 형성하는 단계인 것을 특징으로 하는 콘케이브 구조의 캐패시터를 가지는 반도체 소자 제조방법.
3. 제 1 항에 있어서, 상기 침투방지막은 실리콘 질화막, 실리콘 산화질화막 또는 이들의 조합막인 것을 특징으로 하는 콘케이브 구조의 캐패시터를 가지는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 (d) 단계를 진행한 이후에

   상기 침투방지막을 덮는 스페이서를 상기 콘케이브 홈의 측벽에 형성하는 단 계를 추가로 더 진행하는 것을 특징으로 하는 콘케이브 구조의 캐패시터를 가지는 반도체 소자의 제조방법.
5. 제 4 항에 있어서, 상기 스페이서는 실리콘 질화막, 실리콘 산화질화막, 탄탈륨 산화막 또는 이들의 조합막인 것을 특징으로 하는 콘케이브 구조의 캐패시터를 가지는 반도체 소자 제조방법.
6. 반도체 기판 상에 형성되고 콘케이브 홈을 갖는 절연막 패턴;

   상기 반도체 기판 및 상기 절연막 패턴 사이에 개재된 식각 정지막;

   상기 콘케이브 홈으로부터 노출된 상기 절연막 패턴의 측벽에 상기 절연막 패턴을 질화처리하여 형성되고, 습식 에천트가 상기 절연막 패턴으로 침투하는 것을 막아주는 침투 방지막;

   상기 콘케이브 홈 내에 형성된 하부 전극;

   상기 하부 전극 상의 유전막; 및

   상기 유전막 상의 상부 전극을 포함하고, 상기 식각 정지막 및 상기 침투 방지막은 상기 절연막 패턴에 대해서 식각 선택성을 갖는 것을 특징으로 하는 반도체 소자.
7. 제 6 항에 있어서, 상기 침투 방지막을 덮도록 상기 절연막 패턴의 측벽에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.

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