KR20040008587A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 이중 캐패시터 산화막을 적용한 캐패시터 제조공정에서 하부전극 분리를 위한 습식식각시 캐패시터 산화막의 손실을 방지하여 하부전극 사이의 브리지를 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
본 발명은 소정의 공정이 완료된 반도체 기판 상에 제 1 질화막, 제 1 캐패시터 산화막, 및 제 2 캐패시터 산화막을 순차적으로 형성하는 단계; 제 2 캐패시터 산화막, 제 1 캐패시터 산화막, 및 제 1 질화막을 식각한 후, 제 1 캐패시터 산화막의 측벽을 일부 제거하여 캐패시터용 홀을 형성하는 단계; 홀 표면 및 제 2 캐패시터 산화막 표면 상에 비교적 얇은 두께로 제 2 질화막을 형성하는 단계; 제 2 질화막 상에 폴리실리콘막을 형성하고 폴리실리콘막 표면에 HSG막을 형성하여 하부전극을 형성하는 단계; 및 제 2 캐패시터 산화막 표면의 하부전극을 제거하여 하부전극을 서로 분리하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다. 바람직하게, 제 2 질화막은 약 100Å 이하의 두께로 형성하되, 실리콘 나이트라이드막이나 옥시나이트라이드막을 증착한 후 전면식각하여 형성하거나, N2 어닐링에 의한 질화공정으로 형성한다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 이중 캐패시터 산화막을 적용한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라 좁은 셀면적 내에서 충분한 캐패시터를 확보하기 위하여, 최근에는 하부전극인 스토리지 노드전극을 이중 캐패시터 산화막을 적용하여 컵형(cup-type) 등으로 형성한다. 또한, 하부전극 표면에 HSG를 성장시켜 하부전극의 표면적을 증가시키는 방법 등도 적용하고 있다.
도 1a 내지 도 1d는 이중 캐패시터 산화막을 적용한 종래의 컵형 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 플러그용 콘택홀을 형성한다. 그 다음, 상기 콘택홀에 매립되도록 층간절연막(11) 상에 플러그용 도전막으로 제 1 폴리실리콘막을 증착하고 전면식각하여 플러그(12)를 형성한 후, 기판 전면 상에 질화막(13), 제 1 캐패시터 산화막(14), 및 제 2 캐패시터 산화막(15)을 순차적으로 형성한다. 바람직하게, 제 1 캐패시터 산화막(14)은 PSG막으로 형성하고, 제 2 캐패시터 산화막(15)은 TEOS막으로 형성한다.
그리고 나서, 제 2 캐패시터 산화막(15), 제 1 캐패시터 산화막(14), 및 질화막(13)을 플러그(12)가 노출되도록 식각한 후, 습식세정으로 제 1 캐패시터 산화막(14)의 측벽을 일부제거함으로써 컵형의 캐패시터용 홀(16)을 형성한다. 그 다음, 도 1b에 도시된 바와 같이, 홀(16) 표면 및 제 2 캐패시터 산화막(15) 표면 상에 제 2 폴리실리콘막(17)을 형성한 후, 도 1c에 도시된 바와 같이, 제 2 폴리실리콘막(17) 표면에 HSG막(18)을 형성하여 하부전극(100)을 형성한다.
도 1d를 참조하면, 습식식각으로 제 2 캐패시터 산화막(15) 표면의 하부전극(100)을 제거하여 하부전극(100)을 서로 분리시킨다.
그러나, 하부전극(100) 분리를 위한 습식식각시, 도시되지는 않았지만 HSG막(18)에 존재하는 미세 구멍으로 습식식각액이 침투하여 제 1 캐패시터 산화막(14)의 급격한 손실을 야기시키며, 이러한 제 1 캐패시 산화막(14)의 손실은 심한 경우 하부전극 사이(도 1d의 "A" 부분)의 브리지를 유발함으로써, 소자의 특성을 저하시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하부전극 분리를 위한 습식식각시 캐패시터 산화막의 손실을 방지하여 하부전극 사이의 브리지를 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 층간절연막
22 : 플러그 23, 27 : 질화막
24, 25 : 캐패시터 산화막 26 : 캐패시터용 홀
28 : 폴리실리콘막 29 : HSG막
200 : 하부전극
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 제 1 질화막, 제 1 캐패시터 산화막, 및 제 2 캐패시터 산화막을 순차적으로 형성하는 단계; 제 2 캐패시터 산화막, 제 1 캐패시터 산화막, 및 제 1 질화막을 식각한 후, 제 1 캐패시터 산화막의측벽을 일부 제거하여 캐패시터용 홀을 형성하는 단계; 홀 표면 및 제 2 캐패시터 산화막 표면 상에 비교적 얇은 두께로 제 2 질화막을 형성하는 단계; 제 2 질화막 상에 폴리실리콘막을 형성하고 폴리실리콘막 표면에 HSG막을 형성하여 하부전극을 형성하는 단계; 및 제 2 캐패시터 산화막 표면의 하부전극을 제거하여 하부전극을 서로 분리하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
바람직하게, 제 2 질화막은 약 100Å 이하의 두께로 형성하되, 실리콘 나이트라이드막이나 옥시나이트라이드막을 증착한 후 전면식각하여 형성하거나, N2 어닐링에 의한 질화공정으로 형성한다.
또한, 제 1 캐패시터 산화막은 PSG막이나 HLD막으로 형성하고, 제 2 캐패시터 산화막은 TEOS막이나 PE-TEOS막으로 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2d는 이중 캐패시터 산화막을 적용한 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(20) 상에 층간절연막(21)을 형성하고, 기판(20)의 일부가 노출되도록 층간절연막(21)을 식각하여 플러그용 콘택홀을 형성한다. 그 다음, 상기 콘택홀에 매립되도록 층간절연막(21) 상에 플러그용 도전막으로 제 1 폴리실리콘막을 증착하고 전면식각하여 플러그(22)를 형성한 후, 기판전면 상에 제 1 질화막(23), 제 1 캐패시터 산화막(24), 및 제 2 캐패시터 산화막(25)을 순차적으로 형성한다. 바람직하게, 제 1 캐패시터 산화막(24)은 PSG막이나 HLD막으로 형성하고, 제 2 캐패시터 산화막(25)은 TEOS막이나 PE-TEOS막으로 형성하여, 제 1 캐패시터 산화막(24)을 제 2 캐패시터 산화막(25) 보다 얇게 형성한다.
그리고 나서, 제 2 캐패시터 산화막(25), 제 1 캐패시터 산화막(24), 및 제 1 질화막(23)을 플러그(22)가 노출되도록 식각한 후, 습식세정으로 제 1 캐패시터 산화막(24)의 측벽을 일부제거함으로써 컵형의 캐패시터용 홀(26)을 형성한다. 그 다음, 홀(26) 표면 및 제 2 캐패시터 산화막(25) 표면 상에, 제 2 질화막(27)을 비교적 얇은 두께, 바람직하게 50∼100Å의 두께로 형성한다. 여기서, 제 2 질화막(27)은 하부전극 분리시 수행되는 습식식각시 제 1 캐패시터 산화막(24)의 손실을 방지하기 위한 식각배리어막으로서 작용한다. 바람직하게, 제 2 질화막(27)은 실리콘 나이트라이드막이나 옥시나이트라이드막을 증착한 후 50∼100Å의 두께가 되도록 전면식각하여 형성하거나, N2어닐링에 의한 질화공정을 수행하여 형성한다.
도 2b에 도시된 바와 같이, 제 2 질화막(27) 상에 제 2 폴리실리콘막(28)을 형성한 후, 도 2c에 도시된 바와 같이, 제 2 폴리실리콘막(28) 표면에 HSG막(29)을 형성하여 하부전극(200)을 형성한다. 그 다음, 도 2d에 도시된 바와 같이, 습식식각으로 제 2 캐패시터 산화막(25) 표면의 하부전극(200)을 제거하여 하부전극(200)을 서로 분리시킨다.
상기 실시예에 의하면, 캐패시터 산화막 표면을 감싸도록 질화막(27)을 형성함에 따라 하부전극 분리를 위한 습식식각시 HSG막(29)의 미세구멍으로 습식식각액이 침투하더라도 질화막에 의해 제 1 캐패시터 산화막(24)의 손실이 방지됨으로써 종래와 같은 하부전극 사이의 브리지 발생이 방지된다. 또한, 후속으로 여러 차례 습식세정 등을 수행하더라도 질화막(27)에 의해 캐패시터 산화막의 손상이 효과적으로 방지될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 캐패시터 산화막을 둘러싸도록 질화막을 적용하여 하부전극 분리를 위한 습식식각시 캐패시터 산화막의 손실을 방지함으로써 하부전극 사이의 브리지를 방지할 수 있고, 그 결과 소자의 특성 및 신뢰성을 향상시킬 수 있다.
Claims (6)
- 이중 캐패시터 산화막을 적용한 반도체 소자의 캐패시터 제조방법으로서,소정의 공정이 완료된 반도체 기판 상에 제 1 질화막, 제 1 캐패시터 산화막, 및 제 2 캐패시터 산화막을 순차적으로 형성하는 단계;상기 제 2 캐패시터 산화막, 제 1 캐패시터 산화막, 및 제 1 질화막을 식각한 후, 상기 제 1 캐패시터 산화막의 측벽을 일부 제거하여 캐패시터용 홀을 형성하는 단계;상기 홀 표면 및 상기 제 2 캐패시터 산화막 표면 상에 비교적 얇은 두께로 제 2 질화막을 형성하는 단계;상기 제 2 질화막 상에 폴리실리콘막을 형성하고 상기 폴리실리콘막 표면에 HSG막을 형성하여 하부전극을 형성하는 단계; 및상기 제 2 캐패시터 산화막 표면의 하부전극을 제거하여 상기 하부전극을 서로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 질화막은 50∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 질화막은 실리콘 나이트라이드막이나 옥시나이트라이드막을 증착한 후 전면식각하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 질화막은 N2어닐링에 의한 질화공정으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제 1 캐패시터 산화막은 PSG막이나 HLD막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항 또는 제 5 항에 있어서,상기 제 2 캐패시터 산화막은 TEOS막이나 PE-TEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587636B1 (ko) * | 2005-03-03 | 2006-06-08 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성 방법 |
| KR100818651B1 (ko) * | 2005-12-14 | 2008-04-02 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR101145367B1 (ko) * | 2006-06-23 | 2012-05-15 | 에스케이하이닉스 주식회사 | 비정질카본을 이용한 캐패시터의 형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000001619A (ko) * | 1998-06-12 | 2000-01-15 | 윤종용 | 굴곡형 컨테이너 형상의 하부전극을 갖는 반도체장치의 커패시터 및 그 제조방법 |
| JP2000269454A (ja) * | 1999-03-16 | 2000-09-29 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ構造及びその製造方法 |
| KR20010046630A (ko) * | 1999-11-13 | 2001-06-15 | 윤종용 | 콘케이브 구조의 캐패시터를 가지는 반도체 소자 및 그제조방법 |
| KR20020050418A (ko) * | 2000-12-21 | 2002-06-27 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
-
2002
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000001619A (ko) * | 1998-06-12 | 2000-01-15 | 윤종용 | 굴곡형 컨테이너 형상의 하부전극을 갖는 반도체장치의 커패시터 및 그 제조방법 |
| JP2000269454A (ja) * | 1999-03-16 | 2000-09-29 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ構造及びその製造方法 |
| KR20010046630A (ko) * | 1999-11-13 | 2001-06-15 | 윤종용 | 콘케이브 구조의 캐패시터를 가지는 반도체 소자 및 그제조방법 |
| KR20020050418A (ko) * | 2000-12-21 | 2002-06-27 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587636B1 (ko) * | 2005-03-03 | 2006-06-08 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성 방법 |
| US7687344B2 (en) | 2005-03-03 | 2010-03-30 | Hynix Semiconductor Inc. | Method for fabricating capacitor in semiconductor device |
| KR100818651B1 (ko) * | 2005-12-14 | 2008-04-02 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR101145367B1 (ko) * | 2006-06-23 | 2012-05-15 | 에스케이하이닉스 주식회사 | 비정질카본을 이용한 캐패시터의 형성 방법 |
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