KR20020051291A - 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 폴리실리콘플러그가 절연막에 비해 높게 형성됨에 따라 표면적 증가를 위한 요철형성시 셀간 브릿지를 방지하도록 한 캐패시터의 제조 방법에 관한 것으로, 소정 공정이 완료된 반도체기판상에 다수의 비트라인을 형성하는 단계, 상기 비트라인상에 후속 폴리실리콘 플러그보다 높게 유지시키는 두께로 절연막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 상기 비트라인 사이를 노출시키는 콘택홀을 형성하고 상기 콘택홀에 매립되는 폴리실리콘 플러그를 형성하는 단계, 상기 폴리실리콘 플러그 상에 캐패시터산화막을 형성하는 단계, 상기 캐패시터산화막을 선택적으로 식각하여 노출된 상기 폴리실리콘플러그에 접속되는 하부전극을 형성하는 단계, 상기 하부전극을 화학적기계적연마하여 서로 분리시키는 단계, 상기 캐패시터 산화막을 습식식각하여 제거하여 상기 하부전극을 노출시키는 단계, 및 상기 하부전극의 표면에 요철을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 캐패시터의 제조 방법에 관한 것으로, 특히 폴리실리콘 플러그의 높이를 절연막에 비해 낮춰 캐패시터간 브릿지를 개선하도록 한 캐패시터의 제조 방법에 관한 것이다.
최근에 반도체소자의 집적도가 증가함에 따라 반도체소자의 크기, 즉 단위셀의 크기가 작아지고 소자 동작에 요구되는 일정한 기준의 충전용량을 확보하기 위하여 많은 연구가 진행되고 있다.
상술한 집적화된 소자의 셀 표면적을 높여 충분한 충전용량을 확보하기 위해 캐패시터의 높이, 예컨대 캐패시터 산화막(Capacitor oxide)을 15000Å이상 확보하며, 또한 캐패시터의 표면적을 증가시키기 위해 MPS(Meta stable PolySilicon), HSG(Hemi-Spherical Grain)을 적용하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 소정 공정이 완료된 반도체기판(11)상에 제 1 층간절연막(12)을 형성하고, 제 1 층간절연막(12)상에 다수의 비트라인(13)을 형성한다. 여기서, 제 1 층간절연막(12)을 형성하기전, 도면에 도시되지 않았지만, 반도체기판(11)상에 워드라인, 소스/드레인을 형성하고, 워드라인 상부에 제 1 층간절연막(12)을 형성한 후, 제 1 층간절연막(12)을 선택적으로 패터닝하여 소스/드레인이 노출되는 콘택홀을 형성하며, 콘택홀에 매립되는 제 1 폴리실리콘 플러그를 형성한다.
비트라인(13)을 포함한 전면에 측벽용 절연막을 증착한 후, 에치백하여 비트라인(13)의 양측벽에 접하는 스페이서(14)를 형성한다. 이러한 스페이서(14)는 후속 층간절연막의 갭필 특성을 확보하기 위함이다. 비트라인(13)을 포함한 전면에 제 2 층간절연막(15)을 형성한 후 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 셀영역과 주변회로영역의 단차를 완화시킨다.
계속해서, 제 2 층간절연막(15)상에 콘택형성시 식각정지막인 질화막(16)을 형성하고, 질화막(16)상에 플러그용 폴리실리콘의 식각억제막(17)을 형성한 후, 식각억제막(17)과 질화막(16)을 순차적으로 식각하여 제 2 플러그 영역을 노출시킨다. 이 때, 식각억제막(17)의 두께는 d11이다.
도 1b에 도시된 바와 같이, 비트라인(13) 사이에 노출된 제 2 플러그영역에 폴리실리콘을 증착 및 에치백하여 제 1 폴리실리콘플러그에 접속되는 제 2 폴리실리콘 플러그(18)를 형성한다. 이 때, 제 2 폴리실리콘 플러그(18) 형성시, 콘택을 제외한 지역의 폴리실리콘을 제거하는데 식각억제막(17)도 소량 식각되어 d12의 두께를 갖는 식각억제막(17a)이 형성되며, 제 2 폴리리실리콘 플러그(18)는 식각억제막(17a)보다 낮은 두께를 갖는다.
제 2 폴리실리콘 플러그(18)을 포함한 전면에 캐패시터 산화막(19)을 형성한 후, 캐패시터 산화막(19)을 선택적으로 패터닝하여 캐패시터 영역 즉, 하부전극용 콘택을 노출시킨다.
노출된 하부전극용 콘택을 포함한 캐패시터 산화막(19)상에 하부전극용 폴리실리콘을 증착 및 화학적기계적연마하여 서로 분리된 하부전극(20)을 형성한다. 이때, 하부전극(20)의 하부에 접속되는 폴리실리콘 플러그(18)의 면적이 하부전극(20)보다 넓은 이유는 비트라인(13)에 수직인 단면을 도시했기 때문이다.
도 1c에 도시된 바와 같이, 캐패시터 산화막(19)을 습식식각으로 제거하여 하부전극(20)을 노출시킨다. 이 때, 습식식각을 캐패시터 산화막(19) 제거시, 식각억제막(17a)이 소량 식각되어 d13의 두께를 갖는 식각억제막(17b)이 형성된다.
이와 같은 습식식각후, 식각억제막(17b)은 제 2 폴리실리콘 플러그(18)보다 높이가 낮게 되어 제 2 폴리실리콘 플러그(18)의 상측 측벽이 노출된다.
노출된 하부전극(20)의 표면에 MPS(Meta stable Poly Silicon)(21)을 형성할 경우, 제 2 폴리실리콘 플러그(18)의 상측 측벽에도 MPS(21)가 형성되어 셀간 브릿지를 유발한다.
상술한 것처럼, 종래기술은 드러난 폴리실리콘 플러그의 측벽에도 MPS를 성장시킬 경우, MPS간 간격이 가까워 0.1㎛이하의 아주 작은 폴리실리콘의 결함에 의해서도 브릿지를 유발하는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 플러그의 높이를 주변의 절연막보다 낮게 유지하여 MPS 형성후 캐패시터간 간격을 확보하므로써 캐패시터간 브릿지 발생을 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 제 1 층간절연막
33 : 비트라인 34 : 스페이서
35 : 제 2 층간절연막 36 : 질화막
37 : 식각억제막 38 : 제 2 폴리실리콘 플러그
39 : 캐패시터 산화막 40 : 하부전극
41 : MPS
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 소정 공정이 완료된 반도체기판상에 다수의 비트라인을 형성하는 단계, 상기 비트라인상에 후속 폴리실리콘 플러그보다 높게 유지시키는 두께로 절연막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 상기 비트라인 사이를 노출시키는 콘택홀을 형성하고 상기 콘택홀에 매립되는 폴리실리콘 플러그를 형성하는 단계, 상기 폴리실리콘 플러그 상에 캐패시터산화막을 형성하는 단계, 상기 캐패시터산화막을 선택적으로 식각하여 노출된 상기 폴리실리콘플러그에 접속되는 하부전극을 형성하는 단계, 상기 하부전극을 화학적기계적연마하여 서로 분리시키는 단계, 상기 캐패시터 산화막을 습식식각하여 제거하여 상기 하부전극을 노출시키는 단계, 및 상기 하부전극의 표면에 요철을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 통상의 방법과 동일하게 워드라인 사이에 형성되는 하부의 제 1 폴리실리콘 플러그를 형성한다. 이후, 하부의 제 1 폴리실리콘 플러그의 형성 방법은 설명하지 않고, 비트라인 사이에 형성되는 제 2 폴리실리콘 플러그를 주로 설명한다.
상술한 공정이 완료된 반도체기판(31)상에 제 1 층간절연막(32)을 형성하고, 제 1 층간절연막(32)상에 다수의 비트라인(33)을 형성하고, 전면에 측벽용 절연막을 증착 및 에치백하여 비트라인(33)의 양측벽에 접하는 스페이서(34)를 형성한다. 이러한 스페이서(34)는 후속 제 2 층간절연막(35)의 갭필 특성을 확보함과 동시에 비트라인(33)과 폴리실리콘 플러그간을 절연시키기 위함이다. 비트라인(33)을 포함한 전면에 제 2 층간절연막(35)을 형성 및 화학적기계적연마(CMP)하여 셀영역과 주변회로영역의 단차를 완화시킨다.
계속해서, 제 2 층간절연막(35)상에 콘택형성시 식각정지막인 질화막(36)을 형성하고, 질화막(36)상에 플러그용 폴리실리콘의 식각억제막(37)을 형성한 후, 식각억제막(37)과 질화막(36)을 순차적으로 식각하여 제 2 플러그 영역을 노출시킨다. 이 때, 식각억제막(37)의 두께(d21)는 후속 플러그용 폴리실리콘의 에치백시 추가로 손실되는 두께 및 캐패시터 산화막의 습식식각으로 손실되는 두께를 고려하여 종래기술의 d11보다 두꺼운 3000Å∼4000Å이다. 그리고, 질화막(36)은 산화막보다 식각속도가 느린 막을 이용하고 식각억제막(37)은 후속 캐패시터 산화막보다 습식식각 속도가 느린 막을 이용하며, 질화막(36)과 식각억제막(36)은 모두 플라즈마 화학적기상증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 이용하여 형성된다.
도 2b에 도시된 바와 같이, 노출된 제 2 플러그영역에 폴리실리콘을 증착 및 에치백하여 하부의 폴리실리콘플러그에 접속되는 제 2 폴리실리콘 플러그(38)를 형성한다. 이 때, 제 2 폴리실리콘 플러그(38) 형성시, 콘택을 제외한 지역의 폴리실리콘을 제거하는데 식각억제막(37)도 소량 식각되지만, 제 2 폴리실리콘 플러그(38)는 식각억제막(37)보다 500Å∼700Å 두께만큼 낮게 형성된다. 여기서, 37a는 폴리실리콘의 에치백시 두께(d22)가 감소된 식각억제막이다.
제 2 폴리실리콘 플러그(38)을 포함한 전면에 캐패시터 산화막(39)을 형성한 후, 캐패시터 산화막(39)을 선택적으로 패터닝하여 캐패시터 영역 즉, 하부전극용 콘택을 노출시킨다.
노출된 하부전극용 콘택을 포함한 캐패시터 산화막(39)상에 하부전극용 폴리실리콘을 증착 및 화학적기계적연마하여 서로 분리된 하부전극(40)을 형성한다.
도 2c에 도시된 바와 같이, 캐패시터 산화막(39)을 습식식각으로 제거하여 하부전극(40)을 노출시킨다. 이 때, 습식식각을 이용하여 캐패시터 산화막(39)을 제거할 때, 식각억제막(37a)이 소량 식각되어 d23의 두께를 갖지만 제 2 폴리실리콘 플러그(38)의 측벽을 드러낼 정도로 식각되지는 않는다. 즉, 초기에 형성되는 식각억제막(37)의 두께를 후속 습식식각을 고려하여 두껍게 하였으므로, 제 2 폴리실리콘 플러그(38)의 측벽을 노출시키지 않는다.
분리된 하부전극(40)의 표면에 MPS(41)를 성장시켜 하부전극(40)의 표면적을 증가시킨다. 여기서, 미설명 도면부호 37b는 캐패시터산화막의 습식식각후 잔류하는 최종 식각억제막을 나타낸다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 캐패시터의 제조 방법은 폴리실리콘 플러그의 높이를 주변의 절연막보다 낮게 유지하여 폴리실리콘 플러그의 측벽 노출을 방지하므로써, MPS 형성후 캐패시터간 간격을 확보하여 캐패시터간 브릿지를 방지할 수 있는 효과가 있다.
Claims (6)
- 캐패시터의 제조 방법에 있어서,소정 공정이 완료된 반도체기판상에 다수의 비트라인을 형성하는 단계;상기 비트라인상에 후속 폴리실리콘 플러그보다 높게 유지시키는 두께로 절연막을 형성하는 단계;상기 절연막을 선택적으로 식각하여 상기 비트라인 사이를 노출시키는 콘택홀을 형성하고 상기 콘택홀에 매립되는 폴리실리콘 플러그를 형성하는 단계;상기 폴리실리콘 플러그 상에 캐패시터산화막을 형성하는 단계;상기 캐패시터산화막을 선택적으로 식각하여 노출된 상기 폴리실리콘플러그에 접속되는 하부전극을 형성하는 단계;상기 하부전극을 화학적기계적연마하여 서로 분리시키는 단계;상기 캐패시터 산화막을 습식식각하여 제거하여 상기 하부전극을 노출시키는 단계; 및상기 하부전극의 표면에 요철을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 절연막을 형성하는 단계는,상기 비트라인상에 층간절연막을 형성하는 단계;상기 층간절연막상에 후속 콘택식각정지막으로서 질화막을 형성하는 단계; 및상기 질화막상에 후속 플러그의 식각을 억제하기 위한 식각억제막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 2 항에 있어서,상기 질화막과 상기 식각억제막은 플라즈마 화학기상증착법에 의해 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 2 항에 있어서,상기 식각억제막은 3000Å∼4000Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 절연막은 상기 캐패시터 산화막보다 식각속도가 느린 막을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 캐패시터 산화막을 습식식각한 후, 상기 폴리실리콘 플러그는 상기 절연막보다 500Å∼700Å 두께만큼 낮게 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100824993B1 (ko) * | 2002-07-19 | 2008-04-28 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
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2000
- 2000-12-22 KR KR1020000080896A patent/KR20020051291A/ko not_active Application Discontinuation
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| KR100824993B1 (ko) * | 2002-07-19 | 2008-04-28 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
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