JP2622243B2 - 半導体素子のスタックキャパシター製造方法 - Google Patents

半導体素子のスタックキャパシター製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子のスタックキ
ャパシター製造方法に関し、特に簡単な工程で高集積半
導体素子に用いられるスタックキャパシター製造方法に
関する。
【０００２】
【従来の技術】一般に従来の方法は、半導体メモリ素子
であるＤＲＡＭの高集積化に係り、セル面積減少と、こ
れに伴うキャパシター容量確保の限界が高集積化の重要
な鍵となっている。しかし、半導体集積回路の高集積化
を達成するため、チップとセルの単位面積の減少が必須
であり、これに伴い高度の工程技術開発と共に素子の信
頼性とセルのキャパシター容量確保は切実な解決課題に
なっている。
【０００３】このような努力の一環として、キャパシタ
ーの有効面積を広げたり、高誘電薄膜を用いる方法があ
るが、高誘電薄膜の開発は未だ素子に適用する段階には
到らず、小さい面積で一定水準以上の容量を得られるよ
うにする研究が活性化されている。
【０００４】即ち、キャパシターの構造を３次元に製造
するため例えばピン構造、シリンダ構造、スタック構造
等が開発された。
【０００５】
【発明が解決しようとする課題】しかし、キャパシター
容量を増大させる工程が複雑になり、またキャパシター
の高さが増加され後続金属配線工程の際、段差による問
題を引き起こすことになる。
【０００６】よって、本発明は前記のキャパシターの容
量を増加させても工程を単純化させ、キャパシターの高
さが増加されることなく表面的に極大化したキャパシタ
ーを製造するスタックキャパシター製造方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】前記した目的を達成する
ための本発明は、半導体素子のスタックキャパシター製
造方法において、基板上部に平坦化用第１酸化膜を形成
し、その上部に第１窒化膜を蒸着した後、キャパシター
コンタクトホールを形成する段階と、ドープされた第１
多結晶シリコン膜を蒸着し前記コンタクトホールに埋め
込み、その上部に第２窒化膜と第２酸化膜を積層する段
階と、貯蔵電極マスクを用いたリソグラフィー工程で、
前記第２酸化膜、第２窒化膜、第１多結晶シリコン膜を
順次エッチングしパターンを形成する段階と、前記第２
酸化膜の表面に選択的第３酸化膜を成長させる段階と、
全体的にドープされた第２多結晶シリコン膜を蒸着する
段階と、前記第２多結晶シリコン膜をエッチングし、第
１多結晶シリコン膜と第２窒化膜パターンの側壁に第２
多結晶シリコン膜パターンを形成する段階と、前記選択
的第３酸化膜と第２酸化膜を除去する段階と、前記第２
窒化膜と第１窒化膜を除去する段階と、前記第１多結晶
シリコン膜パターンと第２多結晶シリコン膜パターンよ
りなる貯蔵電極の表面に誘電体膜を形成し、その上部に
プレート電極を形成する段階とよりなることを特徴とす
る半導体素子のスタックキャパシター製造方法にある。
【０００８】本発明の他の目的とする所は、半導体素子
のスタックキャパシター製造方法において、基板上部に
平坦化用第１酸化膜を形成し、キャパシターコンタクト
ホールを形成する段階と、ドープされた第１多結晶シリ
コン膜を蒸着し前記コンタクトホールに埋め込み、その
上部に第２酸化膜を蒸着する段階と、貯蔵電極マスクを
用いたリソグラフィー工程で、前記第２酸化膜と第１多
結晶シリコン膜をエッチングしパターンを形成する段階
と、前記工程で露出された第１酸化膜表面に前記第２酸
化膜の一定高さまで感光膜を形成する段階と、露出され
た前記第２酸化膜の表面に選択的第３酸化膜を成長さ
せ、前記感光膜を除去する段階と、全体的にドープされ
た第２多結晶シリコン膜を蒸着し、乾式エッチングして
第１多結晶シリコン膜と第２窒化膜パターンの側壁に第
２多結晶シリコン膜パターンを形成する段階と、前記選
択的第３酸化膜と第２酸化膜を除去すると共に、前記第
１酸化膜の一定部分をエッチングし前記第１、第２多結
晶シリコン膜パターン下部にアンダカットを形成する段
階と、前記第１及び第２多結晶シリコン膜パターンより
なる貯蔵電極の表面に誘電体膜を形成し、その上部にプ
レート電極を形成する段階とよりなることを特徴とする
半導体素子のスタックキャパシター製造方法にある。本
発明の更に他の目的とする所は、 (1) 前記第３酸化膜はＯ3 −ＴＥＯＳ、ＰＳＧ又は、Ｔ
ＥＯＳ膜により蒸着する半導体素子のスタックキャパシ
ター製造方法、 (2) 前記第１酸化膜表面に前記第２酸化膜の一定高さま
で感光膜を形成する段階は、全体構造上部に感光膜を塗
布し第２酸化膜の一定高さまで感光膜をエッチングする
ことよりなる半導体素子のスタックキャパシター製造方
法、 (3) 前記第１酸化膜の一定部分をエッチングし、前記第
１、第２多結晶シリコン膜パターンの下部にアンダカッ
トを形成する段階は、ＢＯＥ又はＨＦ溶液を用いる半導
体素子のスタックキャパシター製造方法、にある。
【０００９】
【作用】前記したように本発明は、貯蔵電極マスクを用
いパターンを形成した状態で露出される酸化膜の表面
に、選択的酸化膜を成長させオーバハングが生じるよう
にした後、優れた段差被覆性を有する多結晶シリコン膜
を蒸着し、ブラングキットエッチング工程で第１多結晶
シリコン膜パターンの側壁にキャパシターの有効面積を
増大させる第２多結晶シリコン膜パターンを形成するこ
とにより、比較的製造工程は簡単であるが貯蔵電極の有
効表面積を増大させることができる。
【００１０】
【実施例】以下、添付した図面を参照し、本発明を詳細
に説明する。図１乃至図７は、本発明の第１実施例によ
りＤＲＡＭに適用されるスタックキャパシターを製造す
る段階を示した断面図で、ＤＲＡＭの構造でキャパシタ
ーが接続するＭＯＳＦＥＴは図面より省略したものであ
りキャパシター下部の基板上に形成される。
【００１１】図１は、基板に従来のようにフィールド酸
化膜とＭＯＳＦＥＴ（図示せず）を各々形成した後、そ
の上部に平坦化用第１酸化膜 (1)を形成し、その上部に
第１窒化膜 (2)を蒸着した後、キャパシターの貯蔵電極
がコンタクトされる地域の第１窒化膜 (2)と第１酸化膜
(1)をエッチングしてコンタクトホール３を形成した
後、ドープされた第１多結晶シリコン膜 (4)を塗布し、
その上部に第２窒化膜 (5)、第２酸化膜 (6)を順次蒸着
し、さらに、キャパシター貯蔵電極マスクを用いたリソ
グラフィー工程で前記第２酸化膜 (6)、第２窒化膜
(5)、第１多結晶シリコン膜 (4)を順次エッチングしパ
ターンを形成した断面図である。前記第１窒化膜 (2)は
後続工程より選択的に第３酸化膜を前記酸化膜の表面で
成長させる際、第１酸化膜 (1)上には成長されないよう
にするためのものである。前記第１酸化膜 (1)はＢＰＳ
Ｇ(boro-phospho silicate glass) 膜を蒸着する。
【００１２】図２は、前記第２酸化膜 (6)の表面に選択
的酸化膜を成長させて第３酸化膜 (7)を形成させた断面
図で、選択的第３酸化膜 (7)の厚さを過剰成長させると
第２酸化膜 (6)の側面下部にまで成長し第２窒化膜 (5)
一定側面まで覆われる。前記第３酸化膜 (7)はＯ3 −Ｔ
ＥＯＳ（tetra ethyl ortho silicate）、ＰＳＧ(phosp
o silicate glass) 、ＴＥＯＳ等により蒸着する。
【００１３】図３は、前記第３酸化膜 (6)を含む全体構
造の表面にドープされた第２多結晶シリコン膜 (8)を一
定厚さに蒸着した断面図である。前記多結晶シリコン膜
は優れた段差被覆性(Step Coverage) を有するため図面
のようにオーバハングの下の部分において均一な厚さに
蒸着される。
【００１４】図４は、全面乾式エッチングで前記第２多
結晶シリコン膜 (8)をエッチングし、第１多結晶シリコ
ン膜 (4)と第２窒化膜 (5)の両端部にコの字状及び逆コ
の字状の第２多結晶シリコン膜パターン(8′) を形成し
た断面図である。
【００１５】図５は、等方性又は非等方性エッチングで
前記選択的第３酸化膜 (7)と第２酸化膜 (6)を除去した
断面図である。
【００１６】図６は、等方性エッチングで第２窒化膜
(5)と第１窒化膜 (2)を除去した断面図で、図６は第１
多結晶シリコン膜 (4)の両端部に第２多結晶シリコン膜
パターン(8′) が備えられた貯蔵電極(20)が製造され、
表面積が従来の貯蔵電極より増大することを示す。
【００１７】図７は、前記貯蔵電極(20)の表面にキャパ
シター誘電体膜 (9)を形成し、キャパシタープレート電
極 (10) をドープされた多結晶シリコン膜で蒸着した断
面図である。
【００１８】図８乃至図15は、本発明の第２実施例によ
りＤＲＡＭに適用されるスタックキャパシターを製造す
る段階を示した断面図で、ＤＲＡＭの構造でキャパシタ
ーが接続するＭＯＳＦＥＴは図面より省略したものであ
りキャパシター下部の基板上に形成される。
【００１９】図８は、基板に従来のようにフィールド酸
化膜とＭＯＳＦＥＴ（図示せず）を各々形成した後、そ
の上部に平坦化用第１酸化膜(11)を形成し、キャパシタ
ーの貯蔵電極がコンタクトされる地域の第１酸化膜 (1
1) をエッチングし、コンタクトホール12を形成した
後、ドープされた第１多結晶シリコン膜 (13) を蒸着し
てその上部に第２酸化膜 (14) を蒸着し、また、キャパ
シター貯蔵電極マスクを用いたリソグラフィー工程で前
記第２酸化膜 (14) 、第１多結晶シリコン膜 (13)を順
次エッチングしてパターンを形成した後感光膜 (15) を
塗布した断面図である。前記第１酸化膜 (11) はＢＰＳ
Ｇ(boro-phospho silicate glass) 膜を蒸着する。
【００２０】図９は、前記感光膜 (15) を一定厚さＯ2
プラズマでブラングキットエッチングし、前記第２酸化
膜 (14) の半分の高さまで感光膜 (15) を残した断面図
である。
【００２１】図10は、選択的酸化膜を前記第２酸化膜
(14) の露出した部分で成長させ選択的第３酸化膜(16)
を形成した断面図である。前記第３酸化膜(16)はＯ3 −
ＴＥＯＳ（tetra ethyl ortho silicate）、ＰＳＧ(pho
spo silicate glass) 、ＴＥＯＳ等により蒸着する。
【００２２】図11は、図10で残っている感光膜 (15) を
湿式エッチング（例えば、Clean-D）で完全に除去した
断面図である。
【００２３】図12は、前記第３酸化膜(16)を含む全体構
造の表面にドープされた第２多結晶シリコン膜(17)を一
定厚さに蒸着した断面図で、多結晶シリコン膜は優れた
段差被覆性(Step Coverage) を有するため図面のように
オーバハングの下の部分でも均一な厚さに蒸着される。
【００２４】図13は、乾式エッチングで前記第２多結晶
シリコン膜(17)をエッチングし、第１多結晶シリコン膜
(13) と第２酸化膜 (14) の両端部にコの字状及び逆コ
の字状の第２多結晶シリコン膜パターン(17 ′) を形成
しキャパシターの有効面積を極大化させたことを示す断
面図である。
【００２５】図14は、等方性エッチング例えばＢＯＥ(b
uffer oxide etchant)又は、ＨＦ溶液を用いて図13に示
す前記選択的第３酸化膜(16)と第２酸化膜 (14) を除去
すると共に、前記第２多結晶シリコン膜パターン(17
′) 及び第１多結晶シリコン膜(13) の下部に第１酸化
膜の一定厚さがエッチングされアンダカットが発生し、
有効表面積が増大されるようにした断面図であり、第１
多結晶シリコン膜 (13)の両端部に第２多結晶シリコン
膜パターン(17 ′) が備えられた貯蔵電極(22)が製造さ
れ、表面積が従来の貯蔵電極より増大することを示す。
【００２６】図15は、前記貯蔵電極(22)の表面にキャパ
シター誘電体膜(18)を蒸着し、その上部面にキャパシタ
ープレート電極(19)をドープされた多結晶シリコン膜で
蒸着した断面図である。
【００２７】
【発明の効果】前記したように本発明は、貯蔵電極マス
クを用いてパターンを形成した状態で露出される酸化膜
の表面に、選択的酸化膜を成長させ、オーバハングが生
じるようにした後、優れた段差被覆性を有する多結晶シ
リコン膜を蒸着し、ブラングキットエッチング工程で第
１多結晶シリコン膜パターンの側壁にキャパシターの有
効面積を増大させる第２多結晶シリコン膜パターンを形
成することにより、比較的製造工程は簡単であるが貯蔵
電極の有効表面積を増大させることができる工業上大な
る効果がある。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施例により半導体素子
のスタックキャパシターを製造する段階を示した断面図
である。
【図２】図２は、本発明の第１実施例により半導体素子
のスタックキャパシターを製造する段階を示した断面図
である。
【図３】図３は、本発明の第１実施例により半導体素子
のスタックキャパシターを製造する段階を示した断面図
である。
【図４】図４は、本発明の第１実施例により半導体素子
のスタックキャパシターを製造する段階を示した断面図
である。
【図５】図５は、本発明の第１実施例により半導体素子
のスタックキャパシターを製造する段階を示した断面図
である。
【図６】図６は、本発明の第１実施例により半導体素子
のスタックキャパシターを製造する段階を示した断面図
である。
【図７】図７は、本発明の第１実施例により半導体素子
のスタックキャパシターを製造する段階を示した断面図
である。
【図８】図８は、本発明の第２実施例により半導体素子
のスタックキャパシターを製造する段階を示した断面図
である。
【図９】図９は、本発明の第２実施例により半導体素子
のスタックキャパシターを製造する段階を示した断面図
である。
【図１０】図10は、本発明の第２実施例により半導体素
子のスタックキャパシターを製造する段階を示した断面
図である。
【図１１】図11は、本発明の第２実施例により半導体素
子のスタックキャパシターを製造する段階を示した断面
図である。
【図１２】図12は、本発明の第２実施例により半導体素
子のスタックキャパシターを製造する段階を示した断面
図である。
【図１３】図13は、本発明の第２実施例により半導体素
子のスタックキャパシターを製造する段階を示した断面
図である。
【図１４】図14は、本発明の第２実施例により半導体素
子のスタックキャパシターを製造する段階を示した断面
図である。
【図１５】図15は、本発明の第２実施例により半導体素
子のスタックキャパシターを製造する段階を示した断面
図である。
【符号の説明】
１，１１ 平坦化用第１酸化膜 ２ 第１窒化膜 ３，１２ コンタクトホール ４，１３ 第１多結晶シリコン膜 ５ 第２窒化膜 ６，１４ 第２酸化膜 ７，１６ 選択的第３酸化膜 ８，１７ 第２多結晶シリコン膜 ８′，１７′ 第２多結晶シリコン膜パターン ９，１８ 誘電体膜 １０，１９ プレート電極 ２０，２２ 貯蔵電極

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体素子のスタックキャパシター製造
    方法において、 基板上部に平坦化用第１酸化膜を形成し、その上部に第
    １窒化膜を蒸着した後、キャパシターコンタクトホール
    を形成する段階と、 ドープされた第１多結晶シリコン膜を蒸着し前記コンタ
    クトホールに埋め込み、その上部に第２窒化膜と第２酸
    化膜を積層する段階と、 貯蔵電極マスクを用いたリソグラフィー工程で、前記第
    ２酸化膜、第２窒化膜、第１多結晶シリコン膜を順次エ
    ッチングしパターンを形成する段階と、 前記第２酸化膜の表面に選択的第３酸化膜を成長させる
    段階と、 全体的にドープされた第２多結晶シリコン膜を蒸着する
    段階と、 前記第２多結晶シリコン膜をエッチングし、第１多結晶
    シリコン膜と第２窒化膜パターンの側壁に第２多結晶シ
    リコン膜パターンを形成する段階と、 前記選択的第３酸化膜と第２酸化膜を除去する段階と、 前記第２窒化膜と第１窒化膜を除去する段階と、 前記第１多結晶シリコン膜パターンと第２多結晶シリコ
    ン膜パターンよりなる貯蔵電極の表面に誘電体膜を形成
    し、その上部にプレート電極を形成する段階とよりなる
    ことを特徴とする半導体素子のスタックキャパシター製
    造方法。
  2. 【請求項２】半導体素子のスタックキャパシター製造方
    法において、 基板上部に平坦化用第１酸化膜を形成し、キャパシター
    コンタクトホールを形成する段階と、 ドープされた第１多結晶シリコン膜を蒸着し前記コンタ
    クトホールに埋め込み、その上部に第２酸化膜を蒸着す
    る段階と、 貯蔵電極マスクを用いたリソグラフィー工程で、前記第
    ２酸化膜と第１多結晶シリコン膜をエッチングしパター
    ンを形成する段階と、 前記工程で露出された第１酸化膜表面に前記第２酸化膜
    の一定高さまで感光膜を形成する段階と、 露出された前記第２酸化膜の表面に選択的第３酸化膜を
    成長させ、前記感光膜を除去する段階と、 全体的にドープされた第２多結晶シリコン膜を蒸着し、
    乾式エッチングして第１多結晶シリコン膜と第２窒化膜
    パターンの側壁に第２多結晶シリコン膜パターンを形成
    する段階と、 前記選択的第３酸化膜と第２酸化膜を除去すると共に、
    前記第１酸化膜の一定部分をエッチングし前記第１、第
    ２多結晶シリコン膜パターン下部にアンダカットを形成
    する段階と、 前記第１及び第２多結晶シリコン膜パターンよりなる貯
    蔵電極の表面に誘電体膜を形成し、その上部にプレート
    電極を形成する段階とよりなることを特徴とする半導体
    素子のスタックキャパシター製造方法。
  3. 【請求項３】前記第３酸化膜はＯ3 −ＴＥＯＳ、ＰＳＧ
    又は、ＴＥＯＳ膜により蒸着することを特徴とする請求
    項１及び請求項２記載の半導体素子のスタックキャパシ
    ター製造方法。
  4. 【請求項４】前記第１酸化膜表面に前記第２酸化膜の一
    定高さまで感光膜を形成する段階は、全体構造上部に感
    光膜を塗布し第２酸化膜の一定高さまで感光膜をエッチ
    ングすることよりなることを特徴とする請求項２記載の
    半導体素子のスタックキャパシター製造方法。
  5. 【請求項５】前記第１酸化膜の一定部分をエッチング
    し、前記第１、第２多結晶シリコン膜パターンの下部に
    アンダカットを形成する段階は、ＢＯＥ又はＨＦ溶液を
    用いることを特徴とする請求項２記載の半導体素子のス
    タックキャパシター製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0810664A3 (en) * 1996-05-31 1999-08-18 Texas Instruments Incorporated DRAM cell and method of its manufacture
KR100219483B1 (ko) * 1996-06-03 1999-09-01 윤종용 반도체 장치의 커패시터 제조방법
US5677221A (en) * 1996-06-19 1997-10-14 Vanguard International Semiconductor Corp. Method of manufacture DRAM capacitor with reduced layout area
KR100235938B1 (ko) * 1996-06-24 1999-12-15 김영환 반구형 실리콘 제조방법
GB2321779A (en) * 1996-08-16 1998-08-05 United Microelectronics Corp Semiconductor memory device having a capacitor
KR100236069B1 (ko) * 1996-12-26 1999-12-15 김영환 캐패시터 및 그 제조방법
KR100253086B1 (ko) * 1997-07-25 2000-04-15 윤종용 반도체장치제조를위한세정용조성물및이를이용한반도체장치의제조방법
KR100252055B1 (ko) * 1997-12-11 2000-04-15 윤종용 커패시터를 포함하는 반도체장치 및 그 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164337A (en) * 1989-11-01 1992-11-17 Matsushita Electric Industrial Co., Ltd. Method of fabricating a semiconductor device having a capacitor in a stacked memory cell
JP2886280B2 (ja) * 1990-06-29 1999-04-26 宮城沖電気株式会社 半導体記憶装置の製造方法
KR920017248A (ko) * 1991-02-18 1992-09-26 문정환 반도체 메모리 소자의 커패시터 제조방법
JPH05183121A (ja) * 1991-04-01 1993-07-23 Fujitsu Ltd 半導体装置とその製造方法
US5137842A (en) * 1991-05-10 1992-08-11 Micron Technology, Inc. Stacked H-cell capacitor and process to fabricate same
US5155657A (en) * 1991-10-31 1992-10-13 International Business Machines Corporation High area capacitor formation using material dependent etching
US5330928A (en) * 1992-09-28 1994-07-19 Industrial Technology Research Institute Method for fabricating stacked capacitors with increased capacitance in a DRAM cell
KR940022841A (ko) * 1993-03-22 1994-10-21 김광호 반도체장치의 커패시터 및 그 제조방법
US5449635A (en) * 1993-12-28 1995-09-12 Goldstar Electron Co., Ltd. Method of fabricating a semiconductor memory
KR0135803B1 (ko) * 1994-05-13 1998-04-24 김광호 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법

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Publication number Publication date
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