KR0143347B1 - 반도체기억장치 제조방법 - Google Patents
반도체기억장치 제조방법Info
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Abstract
본 발명은 반도체 기억장치 제조방법에 관한 것으로, 디램(DRAM)의 캐패시터의 용량을 증대시키기위하여 새로운 공정방법을 이용하여 더욱 많은 축전용량을 확보할 수 있는 저장전극을 구비하여 종래의 실린더형 저장전극보다 표면적을 증대시킬 수 있고, 저장전극의 단차를 줄일수 있으므로 후속공정을 용이하게 형성할 수 있다.
Description
제1도 내지 제6도는 본 발명의 의해 반도체 기억장치 제조단계를 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명
1:반도체 기판2:필드산화막
3:소오스/드레인 확산영역4:게이트 산화막
5:워드라인6:산화막 스페이서
7:제1절연막8:제2절연막
9:제3절연막10:제1다결정실리콘층
11:제4절연막12:제5절연막
13:제6절연막14:질화막
15:제2다결정실리콘층 스페이서16:유전체막
17:플레이트 전극
본 발명은 반도체 기억장치 제조방법에 관한 것으로, 디램(DRAM)의 캐패시터의 용량을 증대시킨 저장전극을 형성하는 반도체 기억장치에 관한 것이다.
일반적으로 반도체 기억장치인 디램의 집적화와 관련해 중요한 요인은 셀의 면적을 감소시켜야 하는데 셀의 면적이 감소함에 따라 캐패시터의 충전용량이 감소하는 문제가 발생한다.
그러나, 반도체 집적회로의 고집적화를 달성하기 위해서 셀의 단위 면적의 감소는 필연적이고 이에 따라 고도의 공정기술의 개발과 함께 소자의 신뢰성 확보와 셀의 전하보존 용량 확보는 절실한 해결과제가 되고 있다.
종래의 캐패시터 구조는 단순한 스택 구조 또는 실린더 구조를 사용하고 있으나 디램이 고집적화됨에 따라 캐패시터의 용량을 확보하기 어려운 문제점이 있다. 한편 캐패시터의 유전체막의 물질을 바꾸는 것은 현재 많은 연구중에 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 도전체, 질화막 및 산화막 간의 식각선택비 차이를 이용한 식각공정으로 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 반도체 기억장치 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 의한 반도체 기억장치 제조방법은, MOSEFT 가 구비된 반도체 기판의 전체표면상부에 제1절연막, 평탄화용 제2절연막과 제3절연막을 증착하는 공정과, 전체구조 상부에 제1다결정실리콘층을 증착하고, 그 상부에 제4, 제5, 제6절연막과 질화막을 순차적으로 증착하는 공정과, 상기 질화막, 제6, 제5, 제4절연막을 저장전극 마스크를 이용하여 순차적으로 견식식각함으로써 패터닝하는 공정과, 상기 제5절연막 패턴을 선택적으로 일정부분을 식각하여 패턴 측벽에 요철을 형성하는 공정과, 전체표면상부에 제2다결정실리콘층을 증착하는 공정과, 상기 제2다결정실리콘과 제1다결정실리콘층을 전면식각하여 상기 패턴 측벽에 제2다결정실리콘층 스페이서를 형성하는 동시에 제1다결정실리콘층 패턴을 형성하는 공정과, 상기 질화막과 제4, 제5, 제6절연막 패턴을 제거하는 공정과, 상기 제2다결정실리콘층 스페이서와 제1다결정실리콘층 패턴이 전기적으로 접속된 저장전극의 표면에 유전체막과 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1도 내지 제6도는 본 발명의 실시예에 따른 디램의 캐패시터를 제조하는 단계를 도시한 단면도이다.
제1도는 반도체 기판(1)위에 LOCOS 방식으로 필드산화막(2)을 성장하고, 이어서 게이트 산화막(4)과 다결정실리콘으로된 워드선(5)을 형성하고, 워드선(5)의 측벽에 산화막 스페이서(6)을 형성한 다음, 불순물을 이온주입하여 소오스/드레인 확산영역(3)을 노출된 기판(1)에 형성하여 MOSFET을 형성한다.
그리고, 전체적으로 제1절연막으로 제1절연막(7) 예를들어 산화막을 증착하고, 그 상부에 평탄화용 제2절연막(8) 예를들어 BPSG, PSG등 평탄화용 물질을 증착하고, 그 상부에 상기 제2절연막(8)과 식각선택비가 다른 제3절연막(9) 예를들어 PSG(phospho silicate glass)막을 얇은 두께로 증착한 다음, 저장전극 콘택 마스크를 이용하여 예정된 콘택영역의 제3, 제2, 제1절연막(9,8,7)을 식각하여 콘택홈을 형성한 후, 전체구조 상부에 제1다결정실리콘층(10)을 증착하고, 그 상부에 제4, 제5, 제6절연막(11,12,13)을 연속적으로 증착한 다음, 그 상부에 질화막(14)상부에 저장전극용 감광막패턴(30)을 형성한다.
여기서, 상기 제3, 제4 및 제6절연막(9,11 및 13)은 같은 성분으로 예를들어 PSG막으로 형성하고, 상기 제5절연막(12)은 예를들어 TEOS(tetra ethyl ortho silicate)막으로 형성하여 습식식각에서 제5절연막(12)이 선택적으로 식각되도록 한다.
제2도는 상기 감광막패턴(30)을 마스크로 이용하여 상기 질화막(14), 제6, 제5, 제4절연막(13,12,11)을 순차적으로 건식식각함으로써 질화막 패턴(14')과 제4, 제5 및 제6절연막 패턴(11',12', 및 13')을 형성한 다음, 상기 감광막 패턴(30)을 제거한다.
제3도는 상기 제4, 제6절연막(11,13)과 제5절연막(12)과의 식각선택비가 다른점을 이용한 습식방법 예를들어 불산을 사용하여 상기 제5절연막 패턴(12') 측벽에 요홈을 형성한다. 이때, 상기 제4 및 제6절연막 패턴(11' 및 13') 측벽도 일정부분 식각된다.
제4도는 전체적으로 제2다결정실리콘층을 증착한 다음, 상기 질화막(14)과 상기 제3절연막(9)을 식각정지층으로 사용하여 상기 제2다결정실리콘층과 제1다결정실리콘층(10)을 전면식각함으로써 상기 제4, 제5 및 제6절연막 패턴(11',12' 및 13')의 측벽에는 제2다결정실리콘층 스페이서(15)를 형성하고 그 하부에 제1다결정실리콘층 패턴(10')을 형성한다.
제5도는 상기 질화막 패턴(14')과 제4, 제5, 제6절연막 패턴(11',12' 및 13')과 제3절연막(9)을 습식식각으로 제거한다.
이때, 상기 제2다결정실리콘층 스페이서(15)와 제1다결정실리콘층(10')이 전기적으로 접속되어 이루어진 저장전극(20)의 표면이 노출됨을 도시한다. 여기서, 상기 질화막 패턴(14')과 제4, 제5, 제6절연막 패턴(11',12' 및 13')을 건식식각으로 제거하고, 제3절연막(9)은 남겨 두어도 된다.
제 6 도는 상기 저장전극(20)의 표면에 유전체막(16)과 플레이트전극(17)을 형성한다.
상기한 본 발명에 의하면, 종래의 실리더형 저장전극보다 표면적을 증대시킬 수 있고, 저장전극의 단차를 줄일 수 있으므로 후속공정을 용이하게 형성할 수 있다.
Claims (6)
- MOSFET 가 구비된 반도체 기판의 전체표면상부에 제1절연막, 평탄화용 제2절연막과 제3절연막을 증착하는 공정과, 전체구조 상부에 제1다결정실리콘층을 증착하고, 그 상부에 제4, 제5, 제6절연막과 질화막을 순차적으로 증착하는 공정과, 상기 질화막 제6, 제5, 제4절연막을 저장전극 마스크를 이용하여 순차적으로 건식식각함으로써 패터닝하는 공정과, 상기 제5절연막 패턴을 선택적으로 일정부분을 식각하여 패턴 측벽에 요철을 형성하는 공정과, 전체표면상부에 제2다결정실리콘을 증착하는 공정과, 상기 제2다결정실리콘층과 제1다결정실리콘층를 전면식각하여 상기 패턴 측벽에 제2다결정실리콘층 스페이서를 형성하는 동시에 제1다결정실리콘층 패턴을 형성하는 공정과, 상기 질화막과 제4, 제5, 제6절연막 패턴을 제거하는 공정과, 상기 제2다결정실리콘층 스페이서와 제1다결정실리콘층 패턴이 전기적으로 접속된 저장전극의 표면에 유전체막과 플레이트전극을 형성하는 공정을 포함하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 제3, 제4 및 제6절연막은 동일 물질로 형성하는 것을 특징으로 하는 반도체 기억장치 제조방법.
- 제2항에 있어서, 상기 제3, 제4 및 제6절연막은 PSG막으로 형성하는 것을 특징으로 하는 반도체 기억장치 제조방법
- 제1항에 있어서, 상기 제5절연막은 TEOS막으로 형성하는 것을 특징으로 하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 제5절연막 패턴을 선택적으로 식각하여 패턴 측벽에 요철을 형성할 때 제4 및 제6절연막 패턴의 일정부분이 식각되는 것을 특징으로 하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 질화막과 제4, 제5, 제6절연막 패턴을 제거할 때 습식식각으로 제거하여 제3절연막도 함께 제거하는 것을 특징으로 하는 반도체 기억장치 제조방법.
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| KR100236072B1 (ko) * | 1996-09-11 | 1999-12-15 | 김영환 | 반도체 소자의 커패시터 구조 및 제조방법 |
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