KR100287165B1 - 반도체 메모리 장치의 커패시터 제조방법 - Google Patents
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Abstract
대용량의 셀커패시턴스를 갖는 고집도 반도체 메모리 장치의 커패시터 제조방법에 관하여 개시한다. 반도체 기판상에 제1 도전물질층, 제1 물질층 및 제2 도전물질층을 형성하고 상기 제2 도전물질층 및 상기 제1 물질층을 패터닝하여 예비 패턴을 형성한다. 다음에, 상기 예비 패턴상에 제3 도전물질층을 형성한후, 상기 제3 도전물질층이 형성되어 있는 예비 패턴의 측벽에 제1 스페이서를 형성하고, 상기 제1 스페이서를 식각마스크로 하여 상기 제3 도전물질층 및 상기 제1 도전물질층을 식각하여 제1 기둥전극과 그 사이에 홈으로 이격되어 원통전극을 형성한다. 다음에, 상기 제1 스페이서의 측벽에 제2 스페이서를 형성하고, 상기 제2 스페이서를 식각마스크로 하여 상기 원통전극을 식각하여 제2 기둥전극을 형성하여 스토리지 전극을 완성한다. 따라서, 스토리지 전극에 이중의 전극 기둥들을 형성하여 커패시터의 유효 표면적을 넓힘으로써 셀커패시턴스의 증가를 도모할 수 있다.
Description
제1도 내지 제7도는 종래 방법에 의한 반도체 메모리 장치의 커패시터 제조방법을 공정순서대로 도시한 단면도들이다.
제8도 내지 제17도는 본 발명에 의한 반도체 메모리 장치의 커패시터 제조방법을 공정순서대로 나타낸 단면도들이다.
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 메모리셀의 고신뢰성과 큰 셀커패시턴스를 갖는 고집적 반도체 메모리 장치의 커패시터 제조방법에 관한 것이다.
메모리 셀의 면적 감소에 따른 셀커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 되는데, 셀커패시턴스의 감소 문제는 메모리 셀의 독출 능력을 저하시키고 소프트에러율을 증가시킬 뿐만아니라 저전압에서의 소자동작을 어렵게 하여 작동시 전력소모를 과다하게 하여 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결되어야 하는 문제이다.
통상 약 1.5㎛2의 메모리 셀 면적을 가지는 64Mb DRAM에 있어서는 일반적인 2차원적인 스택형 메모리셀을 사용한다면 오산화 탄탈륨(Ta2O5)과 같은 고유전율의 물질을 사용하더라도 충분한 커패시턴스를 얻기가 힘들기 때문에 3차원적 구조의 스택형 커패시터를 제안하여 셀커패시턴스의 향상을 도모하고 있다.
상기 3차원적인 스택형 커패시터 구조중에서, 특히, 상기 원통 구조는 원통의 외면뿐만아니라 내면까지 유효 커패시터 영역으로 이용할 수 있어 3 차원적 스택형 커패시터 구조에 채택되는데 특히 64Mb급 메모리셀이나 그 이상급으로 고집적되는 메모리셀에 적합한 구조이다. 또한 현재는 원통 내부에 원기둥 또는 다른 원통을 첨가함으로써 실린더내에 형성된 기둥이나 내부실린더의 외면까지도 유효 셀커패시턴스 영역으로 이용하기 위한 개선된 스택형 커패시터 구조가 제안되고 있다.
일례로, 상기 원통형 커패시터에 관하여 특허출원 제 91-21974호를 참조하여 종래 원통형 커패시터를 설명한다.
제1도 내지 제7도는 상기 특허출원 제 91-21974호에 기술되어 있는 종래 방법에 의한 반도체 메모리 장치의 커패시터 제조방법을 공정 순서대로 도시한 단면도들이다.
제1도는 트랜지스터가 형성되어 있는 반도체 기판(10)상에 평탄화층(40), 식각저지층(42) 및 산화막(44)을 차례대로 적층하는 단계를 도시한 단면도이다. 구체적으로, 필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체 기판(10)의 상기 활성영역에, 드레인 영역(16)과, 상기 드레인 영역(16)과 접촉되어 있는 비트라인을 공유하며 각각이 하나씩의 소오스 영역(14)과 게이트 전극(18)을 구비하는 트랜지스터를 형성한후 상기 트랜지스터가 형성되어 있는 반도체 기판(10) 전면에 상기 트랜지스터를 절연시키기 위한 목적으로 절연층(19)을 형성한다. 이어서, 상기 트랜지스터를 제조하는 공정에 의해 그 표면에 단차가 발생한 상기 반도체 기판(10)의 표면을 평탄화시킬 목적으로 평탄화층(40)을 형성한후, 식각저지층(42)으로 실리콘나이트라이드와 같은 물질을 상기 평탄화층(40) 전면에 도포하고, 다시 산화막(44)을 형성한다.
제2도는 콘택홀(9)을 형성하는 단계를 도시한 단면도이다. 구체적으로, 스토리지 전극을 트랜지스터의 소오스영역(14)에 접촉시키기 위한 콘택홀 형성을 위한 마스크 패턴(도시하지 않음)을 이용하여 상기 소오스영역(14)상에 적층되어 있는 절연층(19), 평턴화층(40), 식각저지층(42) 및 스페이서층(44)을 부분적으로 제거해냄으로써 상기 콘택홀(9)을 형성한다. 다음에, 콘택홀이 형성되어 있는 반도체 기판(10) 전면에 다시 실리콘나이트라이드와 산화막을 차례로 적층한후 결과물 전면에 이방성 식각을 행함으로써 상기 콘택홀의 측벽에 스페이서(82)를 형성한다.
제3도는 도전물질층(50), 제1 물질층(70) 및 제2 물질층(80)을 형성하는 단계를 도시한 단면도이다. 구체적으로, 콘택홀(9)이 형성되어 있는 반도체기판 전면에 습식식각에 대해 식각 선택비가 상기 산화막(44)과 다른 다결정 실리콘을 증착함으로써 도전물질층(50)을 형성하고 상기 도전물질층(50)의 전면에 임의의 이방성식각이나 등방성식각에 대해 상기 도전물질층을 구성하는 식각선택성이 좋은 물질, 예컨대 고온산화막등과 같은 산화막이나 실리콘 나이트라이드등과 같은 질화막중 어느 한 물질로 제1 물리층(70)을 형성한다. 다음에, 상기 제1 물질층(70) 전면에 임의의 이방성식각이나 등방성 식각에 대해 상기 제1물질층(70)을 구성하는 물질층과는 선택식각성이 좋은 다결정실리콘을 증착함으로써 제2 물질층(80)을 형성한다.
제4도는 스토리지 전극 형성을 위한 패턴(80a) 및 기둥전극 형성을 위한 이방성식각에 대한 식각마스크(70a)를 형성하는 단계를 도시한 도면이다. 구체적으로, 임의의 마스크 패턴(도시 안함)을 이용하여 제2 물질층(80)을 부분적으로 식각해냄으로써 상기 패턴(80a)을 형성한다. 이때 상기 패턴은 그 측벽경사가 상기 도전물질층(50) 표면을 기준으로 했을때 네거티브하거나 수직이 되도록 형성한다. 상기 패턴(80a)은 임의의 마스크 패턴을 이용하고 상기 제1 물질층(70) 표면을 식각종료점으로 하는 이방성식각으로 패턴을 형성한후 상기 패턴을 과다식각하여 그 측벽 경사를 조절함으로써 가능하다. 이때 상기 제1물질층(70)은 상기 과다식각에 대해 도전물질층(50)을 보호하는 역할을 한다. 상기 패턴을 형성한후 제1물질층(70)을 부분적으로 제거하기 위한 소정의 식각공정을 거쳐 식각마스크(70a)를 형성한다.
제5도는 제3 물질층(82) 및 제4 물질층으로 된 스페이서(84)를 형성하는 단계를 도시한 단면도이다. 구체적으로, 패턴(80a) 및 식각마스크(70a)가 형성되어 있는 반도체 기판 전면에 다결정실리콘으로 제3 물질층(82)을 형성한다. 다음에, 상기 제3 물질층(82) 전면에 고온 산화막과 같은 산화막 또는 실리콘 나이트라이드와 같은 질화막으로 제4 물질층을 형성한후 상기 제4 물질층을 식각대상물로 이방성식각을 결과물 전면에 행함으로써 상기 패턴(80a, 70a)에 의해 형성된 제3 물질층(82)의 경사부에 제4 물질층으로 된 스페이서(84)를 형성한다.
제6도는 스토리지 전극(100)을 형성하는 단계를 도시한 단면도이다. 구체적으로, 상기 스페이서(84) 및 식각마스크(70a)를 식각마스크로 하고 상기 산화막(44)을 식각종료점으로 한 이방성식각을 결과물 전면에 행하여 기둥전극(100a) 및 원통전극(100b)으로 구성된 상기 스토리지 전극(100)을 형성하는데, 이는 도전물질층(50), 제2 물질층(80) 및 제3 물질층(82)을 모두다 폴리실리콘으로 구성되어 있어 상기 이방성식각에 대해 산화막으로 구성된 제1 물질층(70) 및 제4 물질층과는 식각선택성이 좋기 때문에 상기 이방성 식각에 의해 상기 제3 물질층(82), 제2 물질층(80), 도전물질층(50)이 같이 제거될 수 있다.
제7도는 유전체막(110) 및 플레이트 전극(120)을 형성하는 단계를 도시한 단면도이다. 구체적으로, 스페이서(84) 및 식각 마스크(70a)와 산화막(44)을 제거하고, 결과물 전면에 오산화 탄탈륨과 같은 고유전물질을 도포함으로써 상기 유전체막(110)을 형성한후 불순물이 도우프된 다결정실리콘과 같은 도전물질을 상기 유전체막(110) 전면에 증착함으로써 상기 플레이트 전극(120)을 형성하여 커패시터(C1)를 완성한다.
이상의 원통형 커패시터는 상술한 셀 면적 약 1.5㎛2의 64Mb DRAM의 경우 요구되는 셀커패시턴스를 만족시킬 수 있다.
그러나 셀사이즈가 더욱 감소하는 256Mb DRAM의 경우는 셀면적 1.0㎛2에서 40fF/셀 정도의 커패시턴스를 요구하고 있어 종래의 단일 원통형 구조에서는 단위셀당 표면적의 증대에 한계가 있다.
따라서, 본 발명의 목적은 상술한 단위셀당 표면적의 증대을 꾀하기 위한 것으로, 커패시터의 유효면적이 향상된 커패시터의 제조방법을 제공하는 것이다.
상기 본 발명의 목적을 달성하기 위해 본 발명에 의한 반도체 메모리 장치의 커패시터 제조방법은, 반도체 기판상에 제1 도전물질층, 제1 물질층 및 제2 도전물질층을 형성하는 공정; 상기 제2 도전물질층 및 상기 제1 물질층을 패터닝하여 예비 패턴을 형성하는 공정; 상기 예비 패턴상에 제3 도전물질층을 형성하는 공정; 상기 제3 도전물질층이 형성되어 있는 예비 패턴의 측벽에 제1 스페이서를 형성하는 공정; 상기 제1 스페이서를 식각마스크로 하여 상기 제3 도전물질층 및 상기 제1 도전물질층을 식각하여 제1 기둥전극과 그 사이에 형성되는 홈으로 이격되어 원통전극을 형성하는 공정; 상기 제1 스페이서의 측벽에 제2 스페이서를 형성하는 공정; 및 상기 제2 스페이서를 식각마스크로 하여 상기 원통전극을 식각하여 제2 기둥전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 제1 스페이서에 의한 제1 도전물질층을 식각시, 상기 홈의 하부에 상기 제1 도전물질층의 일부를 남기며, 상기 제2 스페이서는 상기 원통전극의 일부를 덮게 형성한다.
또한 상기 제2 스페이서를 위한 물질층 형성시 인접한 커패시터의 기둥전극의 손상을 방지하기 위해, 상기 물질층으로 인접한 커패시터들 사이에 형성된 홈을 매몰시킨다.
본 발명의 일실시예에 의하면, 스토리지 전극에 이중의 기둥전극들을 형성하여 커패시터의 유효 표면적을 넓힘으로써 셀커패시턴스의 증가를 도모할 수 있으며, 또 제조 공정의 재현성 및 용이성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제8도 내지 제18도는 본 발명에 의한 반도체 메모리 장치의 커패시터 제조방법을 공정순서대로 도시한 단면도들이다.
제8도는 트랜지스터가 형성되어 있는 반도체 기판(100)상에 콘택홀을 형성한후 제1 도전층을 형성하는 단계를 도시한 단면도이다.
구체적으로, 필드산화막(101)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체 기판(100)의 상기 활성영역에, 드레인 영역(102)과, 상기 드레인 영역(102)과 접촉되어 있는 비트라인(103)과, 또한 소오스 영역(104), 게이트 산화막(105) 및 게이트 전극(106)을 구비하는 트랜지스터를 형성한다. 이어서, 상기 트랜지스터가 형성되어 있는 반도체 기판(100) 전면에 상기 트랜지스터의 절연 및 단차가 발생한 상기 반도체 기판(100)의 표면을 평탄화시킬 목적으로 산화막으로 평탄화층(107)을 형성한후, 식각저지막(108)으로 실리콘질화막와 같은 물질을 50 - 300Å의 두께로 상기 평탄화층(107) 전면에 도포하고, 그 위에 다시 산화막(109)을 500 - 2000Å의 두께로 형성한다. 상기 산화막(109)은 후공정에서 제1 도전 물질층의 식각시 하부 보호막으로 이용된다.
다음에, 스토리지 전극을 상기 트랜지스터의 소오스영역(104)에 접촉시키기 위한 콘택홀 형성을 위한 마크스 패턴(도시하지 않음)을 이용하여 상기 소오스영역(104)상에 적층되어 있는 평탄화층(107), 식각저지층(108) 및 상기 산화막(109)을 부분적으로 제거해냄으로써 콘택홀을 형성한다. 이어서, 상기 콘택홀이 형성되어 있는 반도체 기판(100) 전면에 다시 폴리실리콘으로 제1 도전물질층(110)을 형성한다.
제9도는 제1 물질층(111) 및 제2 도전물질층(112)을 형성한후 포토 레지스트 패턴(113)을 형성하는 단계를 도시한 단면도이다.
구체적으로, 상기 제1 도전물질층(110)이 형성되어 있는 반도체 기판(100) 전면에 상기 제1 도전물질층(110)과 식각선택성이 좋은 물질, 예컨대 고온산화막(HTO) 또는 산화막으로 제1 물질층(111)을 형성한다. 다음에, 상기 제1 물질층(111)상에 폴리실리콘으로 제2 도전물질층 (112)을 형성한후 후공정에서 제2 도전물질층(112)의 식각마스크로 사용하는 포토레지스트를 도포하고 패터닝하여 포토레지스트 패턴(113)을 형성한다.
제10도는 제2 도전물질층(112)과 제1 물질층(111)을 식각하는 단계를 나타낸다.
구체적으로, 상기 형성된 포토레지스트 패턴(113)을 식각마스크로 제2 도전물질층(112)을 부분적으로 식각해냄으로써 상기 제2 도전물질층 패턴(112a)을 형성한다. 이때 상기 제2 도전물질층 패턴(112a)은 그 측벽경사가 상기 제1 도전물질층(110) 표면을 기준으로 했을때 네거티브(θ〈90°)하거나 수직(θ=90°)이 되도록 형성한다.
상기 제2 도전물질층 패턴(112a)은 상기 포토레지스트 패턴(113)을 이용하고 상기 제1 물질층(111) 표면을 식각 종료점으로 하는 이방성 식각으로 소정의 패턴을 형성한후 상기 패턴을 과다식각하여 그 측벽 경사를 조절함으로써 가능하다. 이때 상기 제1 물질층(111)은 상기 과다식각에 대해 제1 도전물질층(110)을 보호하는 역할을 한다.
다음에, 제1 물질층(111)을 부분적으로 제거하기 위한 소정의 식각공정을 거쳐 제1 물질층 패턴(111a)을 형성한다. 상기 제1 물질층 패턴(111a)은 상기 제2 도전물질층 패턴(112a)을 식각마스크로 이방성 식각 공정후 등방성 식각을 행하는 혼합식각법이나 상기 제2 도전물질층 패턴(112a)을 식각마스크로 한 등방성식각만으로 형성 할 수 있다.
상기 제1 물질층패턴(111a)이 형성되고 나면, 상기 제1 도전물질층(110)상의 제1 물질층 패턴(111a) 및 제2 도전물질층 패턴(112a)사이에 상기 제1 도전물질층(110)의 일부표면이 노출되면서 형성되는 U자형의 홈이 형성된다.
또한, 상기 제1 물질층 패턴(111a)과 제2 도전물질층 패턴(112a)은 후 공정에서 측벽에 스페이서가 형성되는 예비패턴으로 사용된다.
제11도는 제3 도전물질층(114) 및 제2 물질층(115)을 형성하는 단계를 나타낸다.
구체적으로, 상기 제2 도전물질층 패턴(112a)이 형성되어 있는 반도체 기판(100)의 전면에 제3 도전물질층(114)과 제2 물질층(115)을 순차적으로 형성한다. 상기 제3 도전물질층(114)은 500Å - 1500Å의 두께의 폴리실리콘으로 형성하며, 상기 제2 물질층(115)은 500Å -1500Å의 두께의 산화막으로 형성한다.
제12도는 제2 물질층(115)으로 된 제1 스페이서(115a)를 형성하는 단계를 도시한 단면도이다.
구체적으로, 상기 제2 물질층(115)을 식각대상물로 이방성식각을 상기 결과물 전면에 행함으로써 상기 U자형의 홈에 형성된 제3 도전물질층(114)의 측벽에 제2 물질층(115)으로 된 제1 스페이서(115a)를 형성한다.
제13도는 원통전극(116a)과 제1 기둥전극(116b)을 형성하는 단계를 나타낸 단면도이다.
상기 제1 스페이서(115a)를 식각마스크로 하여 제3 도전물질층(114), 제1 도전물질층(110) 및 제2 도전물질층 패턴(112a)을 이방성 식각한다. 이렇게 되면, 상기 제2 도전물질층 패턴(112a)은 완전히 제거되고, 상기 제1 도전물질층(110)이 식각되어 제1 기둥전극(116b)과 그사이에 홈으로 이격되어 원통 전극(116a)이 형성되어 단일 원통형 실린더 모양의 전극구조가 된다. 구체적으로, 상기 제1 기둥전극 (116b)상에는 제3 도전물질층 패턴(114a)과 제1 스페이서(115 a)가 형성되고, 상기 원통전극(116a)과 인접하여 상기 제3 도전물질층(114)의 두께 만큼의 폭을 가지는 홈(117)이 생기며, 또 상기 단일 원통형 실린더 사이, 즉 인접한 커패시터 사이에 제2의 큰 홈이 생기는데, 상기 제2의 홈은 상기 산화막(109)을 식각종료점으로 식각하여 생성된다. 또한 상기 제1 스페이서(115a)에 의한 제1 도전물질층(110)을 식각시 상기 홈은 제1 도전물질층(110)의 바닥까지 식각하지 않고, 그 일부를 남게 한다.
제14도는 단일 원통형 실린더 구조의 전극상에 제3 물질층(118)을 형성하는 단계를 나타낸 단면도이다.
구체적으로, 상기 단일 원통형 실린더 구조의 전극상에 산화막으로 제3 물질층(118)을 형성하는데, 상기 제3 물질층(118)은 상기 단일 원통형 실린더사이의 홈의 폭보다 두껍게 약 1000Å - 2000Å의 정도의 두께로 산화막으로 형성된다. 이렇게 되면, 상기 원통전극과 인접한 홈(117)과 단일 원통형 실린더 사이에 제2의 큰홈을 완전히 상기 제3 물질층(118)으로 덮게 되어, 후 공정의 제2 기둥전극 형성시 인접한 커패시터의 기둥전극 손상을 방지할 수 있다.
제15도는 제2 스페이서(118a)를 형성하는 단계를 나타낸다.
구체적으로, 상기 제3 물질층(118)을 식각대상물로 이방성식각을 상기 결과물 전면에 행한다. 이렇게 되면, 상기 제1 스페이서(115a)의 측벽에 제3 물질층(118)으로 된 제2 스페이서(118a)와 일부 제1 물질층 패턴(111b)가 형성된다. 또한, 상기 제2 스페이서는 상기 원통전극의 일부를 덮게 형성되며, 홈은 제3 물질층(118)으로 매몰된 상태가 된다.
제16도는 상기 원통 전극(116a)을 식각하는 단계를 나타낸 단면도이다.
구체적으로, 상기 제2 스페이서(118a)를 식각마스크로 상기 제1 도전물질층으로 된 원통전극(116a)을 식각대상물로 이방성식각을 상기 결과물 전면에 행하여 제2 기둥전극(116c)을 형성한다. 이렇게 되면, 단일 원통형 실린더가 이중 원통형 실린더로 변경된다.
제17도는 스토리지 전극, 유전체막(119) 및 플레이트 전극(120)을 형성하는 단계를 나타낸 단면도이다.
먼저, 상기 산화막(109), 제1 스페이서(115a), 제2 스페이서(118a) 및 제1 물질층 패턴(111b)를 습식식각으로 제거하여 제1 기둥전극 (116b)과 제2 기둥전극(116c)으로 구성된 이중 원통형 실린더의 스토리지 전극이 형성된다.
다음에, 상기 스토리지 전극이 형성된 반도체 기판의 전면에 산화막/질화막/산화막(ONO) 또는 오산화 탄탈륨과 같은 고유전물질을 도포함으로써 상기 유전체막(119)을 형성한후 불순물이 도우프된 디결정 실리콘과 같은 도전물질을 상기 유전체막(119) 전면에 증착함으로써 상기 플레이트 전극(120)을 형성한다.
이상의 본 발명에 의하면, 스토리지 전극에 제1 기둥 전극과 제2 기둥전극을 형성하여 커패시터의 유효 표면적을 넓힘으로써 셀커패시턴스의 증가를 도모할 수 있으며, 제조 공정의 재현성 및 용이성을 향상시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 실시가능함은 명백하다.
Claims (5)
- 반도체 기판상에 제1 도전물질층, 제1 물질층 및 제2 도전물질층을 형성하는 공정; 상기 제2 도전물질층 및 상기 제1 물질층을 패터닝하여 예비 패턴을 형성하는 공정; 상기 예비 패턴상에 제3 도전물질층을 형성하는 공정; 상기 제3 도전물질층이 형성되어 있는 예비 패턴의 측벽에 제1 스페이서를 형성하는 공정; 상기 제1 스페이서를 식각마스크로 하여 상기 제3 도전물질층 및 상기 제1 도전물질층을 식각하여 제1 기둥전극과 그 사이에 형성되는 홈으로 이격되어 있는 원통전극을 형성하는 공정; 상기 제1 스페이서의 측벽에 제2 스페이서를 형성하는 공정; 및 상기 제2 스페이서를 식각마스크로 하여 상기 원통전극을 식각하여 제2 기둥전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1 스페이서에 의한 제1 도전물질층을 식각시, 상기 홈의 하부에 상기 제1 도전물질층의 일부가 남아있는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2 스페이서는 상기 원통전극의 일부를 덮게 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2 스페이서를 위한 물질층 형성시 인접한 커패시터의 기둥전극의 손상을 방지하기 위해, 상기 물질층으로 인접한 커패시터 사이에 형성된 홈을 매몰시키는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
- 제1항에 있어서, 이때 상기 예비 패턴은 그 측벽경사가 상기 제1 도전물질층 표면을 기준으로 했을때 네거티브하거나 수직하게 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019940005023A KR100287165B1 (ko) | 1994-03-14 | 1994-03-14 | 반도체 메모리 장치의 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940005023A KR100287165B1 (ko) | 1994-03-14 | 1994-03-14 | 반도체 메모리 장치의 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR950028145A KR950028145A (ko) | 1995-10-18 |
| KR100287165B1 true KR100287165B1 (ko) | 2001-04-16 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940005023A KR100287165B1 (ko) | 1994-03-14 | 1994-03-14 | 반도체 메모리 장치의 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100287165B1 (ko) |
-
1994
- 1994-03-14 KR KR1019940005023A patent/KR100287165B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950028145A (ko) | 1995-10-18 |
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