KR940009630B1 - 고집적 반도체 메모리 장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1a 도 내지 제 1d 도는 종래의 기술에 의한 반도체 메모리 장치의 제조방법을 도시한 공정순서도.
제 2a 도 내지 제 2c 도는 본 발명에 의한 반도체 메모리 장치의 제조방법의 일 실시예를 나타낸 일부 공정순서도.
제 3a 도 내지 제 3e 도는 본 발명에 의한 반도체 메모리 장치의 제조방법의 다른 실시예를 나타낸 일부 공정순서도.
제 4 도는 종래의 기술에 의한 반도체 메모리 장치와 본 발명에 의한 반도체 메모리 장치의 스택형 캐패시터의 스토리지 전극의 면적을 비교한 단면도.
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 반도체 메모리 장치의 캐패시턴스를 향상시키기 위한 제조방법에 관한 것이다.
반도체 메모리 장치는 디램(DRAM : Dynamic Random Access Memory)의 발명이래 3년에 4배의 고집적화를 계속하고 있으며 앞으로도 이러한 경향은 계속될 것이다. 현재 디램의 집적도는 4Mb 디램이 생산단계에 있으며, 64Mb 및 256Mb 디램은 개발이 진행중에 있는데 앞으로는 더욱 고밀도로 집적화되는 미세 메모리 셀(memory cell) 기술의 중요성이 한층 더 높아질 것이다.
1Mb 디램까지는 주로 평면 구조의 캐패시터를 사용하는 평면셀이 주류를 이루었으나 고집적화 되고 있는 현재에는 한정된 면적내에 충분히 큰 용량을 확보하기 위해 캐패시터의 3차원 구조화가 필요하게 되었다. 이러한 축적 용량의 확보는 알파입자에 의한 소프트 에러를 감소시키고 신호대 잡음비(S/N)를 증가시켜 회로 동작을 보다 안정하게 할 수 있다. 3차원 구조의 대표적인 예로 스택형 캐패시터, 트렌치형 캐패시터, 스택 트렌치 병합형 캐패시터등이 있다.
제 1a 도 내지 제 1d 도는 종래의 기술에 의한 스택형 캐패시터를 구비한 반도체 메모리 장치의 제조 방법을 도시한 것이다.
제 1a 도 를 참조하면, 반도체 기판(100)위에 활성영역과 비활성영역을 분리하기 위한 필드 산화막(101)을 형성하고 이어 상기 반도체 기판에 게이트 전극(5)을 형성하며, 소오스 영역(7) 및 드레인 영역(8)은 상기 게이트 전극(5)을 마스크로 하여 반도체 기판(100)에 불순물을 도우핑하여 형성하고, 상기 게이트와 드레인과 소스로 구성된 트랜지스터 전면에 상기 게이트 전극을 절연시키기 위한 목적 및 식각저지 목적으로 제 1 절연막(9)을 형성한다.
제 1b 도를 참조하면, 상기 반도체 기판의 제 1 절연막(9)을 사진 식각 공정법으로 식각하여 콘택홀(11)을 형성한다.
제 1c 도를 참조하면, 상기 트랜지스터가 형성된 반도체 기판 전면에 도전물질을 침적하여 제 1 도전층을 형성한후, 제 1 스토리지 전극(15)패턴을 형성하는 공정을 도시한 것이다. 여기서 상기 도전 물질은 불순물이 도우프된 다결정 실리콘과 같은 것으로 침적하여 제 1 도전층을 형성한 후 스토리지전극패턴을 형성하기위한 마스크패턴을 적용하여 제 1 스토리지 전극(15)을 형성한다.
제 1d 도를 참조하면, 제 1 유전체막(16) 및 플레이트전극(17)을 형성하는 공정으로 상기 제 1 스토리지 전극(15) 전면에 유전물질을 얇게 도포하여 제 1 유전체막(16)을 형성하고, 상기 반도체 기판 전면에 예를들어 불순물이 도우프된 다결정 실리콘과 같은 도전 물질을 침적하여 제 2 도전층을 형성한 후 플레이트 전극 형성을 위한 마스크 패턴을 적용하여 플레이트 전극(17)을 형성한다. 여기서 참조번호 A(2.0㎛)는 상기 공정을 거쳐 제조된 하나의 메모리셀의 스토리지전극 패턴의 x축 방향의 길이를 나타내며, A'(0.45㎛)은 소자분리영역을 개재한 메모리셀간의 스토리지전극 사이의 간격을 나타낸다.
상기와 같은 공정을 거쳐 제조된 종래의 스택형 캐패시터를 구비한 반도체 메모리 장치는 다른 구조의 캐패시터를 구비한 반도체 메모리 장치에 비해 그 제작 공정이 간단하고 비교적 기생 트랜지스터가 적고 소프트 에러에 강한 반면, 캐패시터의 면적이 단일 셀의 작은 부분으로 한정되어 있어서 축적 용량의 증대가 어렵다.
이를 해결하기 위해 스톨리지전극의 유효면적을 증가시키는 방법으로 통상의 사진식각공정을 위한 마스크 패턴 영역을 증가시키는 방법을 생각할 수 있으나 단순히 마스크패턴을 증가새켰을 경우 상기 제 1d 도의 단면처럼 상기 구조물을 게이트전극에 수직하게 잘랐을 때의 스토리지전극간의 간격 A'이 줄어들게 되어 스토리지전극의 유효면적은 증가하게 되지만, A'이 좁을수록 사진식각 작업시 반도체 기판에 도전물질을 도포한 후 식각에 의해 불필요한 부분을 제거할때 하부 단차물의 음영 효과에 의해 단차물의 측벽을 따라 도전물질이 완전히 제거되지 않고 잔여물이 남아, 소자 동작시 원하지 않는 인접부분간을 서로 연결시켜 누설전류를 흐르게 하는 스트링거가 발생하게 된다.
따라서 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 셀 캐패시터의 스토리지전극의 유효면적을 증가시킬 수 있는 반도체 메모리 장치의 효율적인 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명의 제조방법은 반도체 기판상에 한개의 트랜지스터와 한개의 캐패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치의 제조 방법에 있어서, 상기 트랜지스터를 절연시키기 위해 제 1 절연막을 형성하는 공정, 상기 제 1 절연막을 식각하여 상기 트랜지스터의 소오스 영역의 일부를 노출함으로써 콘택홀을 형성하는 공정, 상기 제 1 콘택홀 형성 후, 상기 노출된 소오스 영역과 연결되도록 제 1 차 스토리지 전극을 형성하는 공정, 상기 제 1 차 스토리지 전극의 측벽에 스페이서 모양의 제 2 차 스토리지 전극을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기 목적을 달성하기 위해 본 발명의 다른 제조방법은 상기 콘택홀을 형성한 후, 그 결과물 전면에 제 1 도전층 및 제 2 절연막을 형성하는 공정,상기 제 2 절연막을 소정의 마스크 패턴을 적용하여 패터닝하는 공정, 상기 패터닝된 제 2 절연막의 측벽에 스페이서 모양의 제 3 절연막을 형성하는 공정, 상기 패터닝된 제 2 절연막 및 스페이서 모양의 절연막을 마스크 패턴을 사용하여 상기 제 1 도전층을 식각함으로써 스토리지전극을 형성하는 공정, 상기 스토리지 전극 형성후 상기 패터닝된 제 2 절연막 및 스페이서 모양의 제 3 절연막을 제고하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
제 2a 도 및 제 2b 도는 본 발명에 의한 반도체 메모리 장치의 제조방법의 일실시예를 나타낸 일부 공정 순서도이다. 본 발명에 의한 제 1 차 스토리지 전극을 제조하는 제 2a 도까지의 공정은 상기 제 1a 도 내지 제 1c 도의 방법과 동일하므로 제 1a 도 내지 제 1c 도를 참조하고, 그 이후의 공정에 대한 설명은 다음과 같다. 참고로, 제 2a 도에서의 참조번호는 제 1d 도에서의 참조번호와 동일한 것을 나타낸다.
제 2b 도를 참조하면, 제 1 차 스토리지전극(15)이 형성되어 있는 결과물 전면에 스토리지 전극을 확장하기 위한 스페이서를 형성하는 물질로, 예를들어 불순물이 도핑된 다결정 실리콘(21)등을 도포한다.
제 2c 도를 참조하면서, 상기 스페이서를 형성하기 위한 다결정 실리콘층(21)을 이방성 에칭하여 상기 제 1 스토리지 전극의 측면에만 소정의 길이로 남긴다. 이때 상기 공정을 거쳐 제조된 인접 스토리지 전극간의 간격 A"(0.27㎛)은 전기적으로 펀치 쓰루우(punch through)현상이 일어나지 않는 범위내에서 최대한 좁게 형성하며 상기 스페이서의 길이는 상기 다결정 실리콘층(21)의 두께에 따라 조절할 수 있다.
제 3a 도 내지 제 3e 도는 본 발명에 의한 반도체 메모리 장치의 제조 방법의 다른 실시예를 나타낸 일부 공정순서도이다.
제 3a 도를 참조하면, 반도체 기판(100)위에 활성영역과 비활성영역을 분리하기 위한 필드산화막(101)을 형성하고 이어서 상기 반도체 기판에 게이트 전극(5)을 형성하며, 소오스(7) 및 드레인(8)의 상기 게이트전극(5)을 마스크로 하여 반도체 기판(100)에 불순물을 도핑하여 형성하고, 상기 게이트 전극(5)과 소오스(7) 및 드레인(8)으로 구성된 트랜지스터 전면에 상기 게이트전극을 절연시키기 위한 목적 및 식각저지 목적으로 제1 절연막(9)을 형성하고, 차후 산화 습식식각시에 블락킹 역할을 할 질화막(102)을 형성한 후 콘택홀(11)을 형성한다,
제 3b 도를 참조하면, 상기 공정을 거쳐 제조된 결과물 전면에 불순물이 도핑된 다결정실리콘을 도포하여 스토리지전극층(15)을 형성하고, 이어서 상기 스토리지 전극층(5)상에 제 2 절연막으로서, 예를 들면 제 1HTO(High Temperature Oxide)를 증착하여 제 2 절연막(18)을 형성하고, 상기 제 2 절연막(18)에 소정의 마스크 패턴을 적용하여 상기 제 2 절연막(18)을 식각한다. 여기서 상기 스토리지전극을 형성하기 위한 물질은 상기 불순물이 도핑된 다결정실리콘외에 다른 물질을 사용할 수도 있다.
제 3c 도를 참조하면, 상기 공정을 거친 구조물 전면에 제 3 절연막으로서, 예를들면, 제 2HTO를 증착하여 제 3 절연막(19)을 형성한다. 이어서 상기 제 3 절연막(19)을 이방성 에칭하여 상기 패터닝 제 2 절연막(18)의 측벽에 제 3 절연막(19)로 스페이서를 형성한다.
제 3d 도를 참조하면, 상기 제 2 절연막(18)과, 제 2 절연막(18) 측벽에 상기 제 3 절연막(19)으로 이루어진 스페이서를 마스크로 하여 상기 스토리지 전극층(15)을 식각한다. 이 경우 제 3 절연막(19)으로 이루어진 스페이서의 길이만큼 스토리지전극의 유효면적을 증가시킬 수 있다.
제 3e 도를 참조하면, 상기 제 2 절연막(18) 및 스페이서를 이루고 있는 제 3 절연막(19)을 산화습식식각 방법으로 제거하며 이때에 제 1 절연막(9)은 질화막(102)으로서 충분히 블락킹되어 트랜지스터의 게이트(5)를 보호한다.
제 2a 도 내지 제 2c 도 후의 공정과 제 3a 도 내지 제 3e 도 후의 공정은 제 1d 도에서의 공정과 같으므로 제 1d 도를 참조한다.
제 4 도는 종래의 반도체 메모리 장치와 본 발명에 의한 반도체 메모리 장치의 스토리지전극 영역을 비교한 것이다. 여기서 일점쇄선으로 한정되는 부분이 활성영역(P1)이고, 좌우의 실선은 게이트전극(5)을 형성하기 위한 마스크 패턴(P2)이고, (P3)은 콘택홀을 형성하기 위한 마스크패턴이고, 실선으로 한정되는 부분이 종래기술에 의한 스토리지전극(11)을 형성하기 위한 마스크패턴(P4)이며, 빗금으로 이루어진 영역(S)은 본 발명에 의하여 확장된 스토리지전극(11)의 확장 영역을 나타낸다.
상기와 같은 공정을 거쳐 제조된 본 발명에 의한 반도체 메모리 장치는 종래의 반도체 메모리 장치가 스토리지전극을 형성하기 위해 단지 통상의 마스크 패턴만을 적용하여 스토리지전극을 형성하는데 비해 상기 통상의 마스크 패턴을 적용하여 형성된 스토리지전극상에 새로운 도전층을 형성하고, 상기 도전층을 식각하여 상기 스토리지전극의 측벽에 상기 새로운 도전층으로 스페이서를 형성함으로써 스토리지전극의 유효면적을 증가시키거나 또는, 스토리지전극을 형성하기 위한 통상의 마스크 패턴을 적용하는 대신 제 1 절연막과 제 2 절연막 측벽에 제 3 절연막으로 스페이서를 형성하고, 상기 제 1 절연막 및 제 2 절연막을 스토리지전극을 형성하기 위한 마스크패턴으로 사용함으로써 스토리지전극의 유효면적을 증가시켜 셀 캐패시턴스의 증가를 가능하게 하였다.
Claims (9)
- 반도체 기판상에 한개의 트랜지스터와 한개의 커패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치의 제조방법에 있어서, 상기 트랜지스터를 절연시키기 위하여 제 1 절연막을 형성하는 공정 : 상기 트랜지스터의 소오스영역상의 제 1 절연막을 식각함으로써 콘택홀을 형성하는 공정 : 상기 콘택홀 형성후 콘택홀을 통하여 상기 소오스영역과 연결되도록 제 1 차 스토리지전극패턴을 형성하는 공정 : 상기 제 1 차 스토리지 전극 패턴의 측벽에 스페이서 모양의 제 2 차 스토리지 전극을 형성하는 공정을 구비함을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1 항에 있어서, 상기 스페이서 모양의 제 2 차 스토리지전극은 상기 제 1 차스토리지전극 패턴 형성후 그 결과물 전면에 제 1 도전층을 형성하는 공정과, 상기 제 1 도전층 형성후 결과물 전면을 이방성 식각하여 형성하는 공정을 구비함을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 2 항에 있어서, 상기 제 1 도전층을 불순물이 도핑된 다결정실리콘인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1 항에 있어서, 스페이서의 길이는 제 2 차 스토리지전극패턴의 두께에 따라 조절할 수 있는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 반도체 기판상에 한개의 트랜지스터와 한개의 커패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치의 제조방법에 있어서, 상기 트랜지스터를 절연시키기 위하여 제 1 절연막을 형성하는 공정 ; 상기 트랜지스터의 소오스영역상의 제 1 절연막을 식각함으로써 콘택홀을 형성하는 공정 ; 상기 콘택홀을 형성한 후 그 결과물 전면에 제 1 도전층 및 제 2 절연막을 형성하는 공정 ; 상기 제 2 절연막을 소정의 마스크패턴을 적용하여 패터닝하는 공정 ; 상기 패터닝된 제 2 절연막의 측벽에 스페이서 모양의 제3 절연막을 형성하는 공정; 상기 패터닝된 제 2 절연막 및 스페이서 모양의 제 3 절연막을 마스크 패턴으로 사용하여 상기 제 1 도전층을 식각함으로써 스토리지 전극을 형성하는 공정 ; 상기 스토리지전극 형성후 상기 패터닝된 제 2 절연막의 측벽에 스페이서 모양의 제 3 절연막을 제거하는 공정을 구비함을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 5 항에 있어서, 상기 제 1 도전층은 불순물이 도핑된 다결정실리콘인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 5 항에 있어서, 측벽의 스페이서 길이는 제 3 절연막의 두께에 따라 조절할 수 있는 것을 특징으로하는 반도체 메모리 장치의 제조방법.
- 제 5 항에 있어서, 상기 제 2 절연막 및 제 3 절연막은 HTO막인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 5 항에 있어서, 상기 패터닝된 제 2 절연막 및 스페이서 모양의 제 3 절연막은 산화 습식식각으로 제거되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
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| KR1019910020709A KR940009630B1 (ko) | 1991-11-20 | 1991-11-20 | 고집적 반도체 메모리 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910020709A KR940009630B1 (ko) | 1991-11-20 | 1991-11-20 | 고집적 반도체 메모리 장치의 제조방법 |
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|---|---|
| KR930011234A KR930011234A (ko) | 1993-06-24 |
| KR940009630B1 true KR940009630B1 (ko) | 1994-10-15 |
Family
ID=19323147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019910020709A KR940009630B1 (ko) | 1991-11-20 | 1991-11-20 | 고집적 반도체 메모리 장치의 제조방법 |
Country Status (1)
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-
1991
- 1991-11-20 KR KR1019910020709A patent/KR940009630B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011234A (ko) | 1993-06-24 |
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