KR20010017013A - 사진공정의 해상도를 능가하는 트렌치를 절연막내에 형성하는방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 94
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 45
- 238000001039 wet etching Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 15
- 238000003860 storage Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 13
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 39
- 239000010410 layer Substances 0.000 description 29
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 사진공정의 해상도를 능가하는 최소 선폭을 가지는 트렌치를 절연막내에 형성하는 방법에 관한 것이다. 트렌치는 두 단계의 사진공정을 통해 형성된다. 두 단계의 사진공정으로 직사각형 또는 정사각형의 트렌치 식각 마스크 패턴이 정의된다. 제 1 사진공정으로 제 1 라인 패턴이 절연막 상에 형성된다. 제 2 사진공정으로 제 1 라인 패턴 상에 교차하도록 제 2 라인 패턴이 형성되고, 결과적으로 트렌치 형성영역을 정의하는 트렌치 식각 마스크 패턴이 정의된다. 형성된 트렌치 식각 마스크 패턴이 습식식각등으로 일정 부분 식각되어 트렌치 형성영역이 확장된다. 이를 마스크로 이용하여 하부의 절연막이 이방성으로 식각되어 사진공정의 해상도를 능가하는 트렌치가 완성된다. 이러한 트렌치 형성 방법은 실린더형 커패시터 형성 공정, 셀 랜딩 패드 형성공정 및 금속 콘택 형성 공정 등에 이용된다.
Description
본 발명은 절연막 내에 트렌치를 형성하는 방법에 관한 것으로써, 좀 더 구체적으로 두 단계의 사진공정을 통해 트렌치 마스크 패턴을 형성함으로써 균일한 크기를 가지는 트렌치를 절연막 내에 형성하는 방법에 관한 것이다. 이러한 본 발명은 특히 반도체 기억소자의 형성, 예를 들면 다이나믹 랜덤 어세스 메모리(DRAM) 장치 형성 공정의 실린더형 커패시터를 형성하기 위한 트렌치를 형성하는 데 사용된다.
최근 반도체 제조 기술의 발달로 반도체 장치가 축소화함에 따라 반도체 소자가 차지하는 유효 웨이퍼 면적이 줄어들고 있다. 고집적 다이나믹 랜덤 어세스 메모리(Dynamic Random Access Memory:DRAM, 이하 "디램"이라고 한다)의 경우, 예를 들면, 기억소자의 스토리지 노드에게 허여되는 면적은 매우 작다. 그러나 이러한 유효면적의 축소에도 불구하고, 스토리지 노드는, 디자인 룰과 신뢰성 있는 기억소자의 동작을 위해 필요한 동작적인 변수(operational parameter)에 의해 결정되는 최소 전하 저장 용량(charge storage capacity:최소 정전 용량)을 필요로 한다. 따라서 웨이퍼 단위 면적당 높은 정전 용량을 가지는 커패시터를 제조하는 것이 기억소자 제조에 있어서 매우 중요한 문제라고 할 수 있다.
디램의 경우, 커패시터에 저장된 전하는 끊임없이 유실된다. 따라서, 읽혀질 수 있는 수준의 전하를 커패시터 내에 유지하기 위해서는 주기적인 리프레시 (refresh) 동작을 필요로 한다. 잘 알려진 바와 같이, 리프레시 동작의 빈도는 커패시터의 정전 용량과 반비례한다. 이러한 리프레시 동작 중에는 읽기 및 쓰기 종작이 불가능하다. 결국, 최근의 고집적 빠른 동작 속도를 지향하는 반도체 기억소자 분야의 경향에 보조를 맞추기 위해서는 좁은 웨이퍼 면적에 높은 정전 용량을 가지는 디램 장치가 절실히 요구된다. 이를 위해 여러 기술이 최근 개발되고 있다.
통상적으로 커패시터에 있어서, 전극간 유전물질이 커패시터의 전극 또는 플래이트가 되는 두 개의 도전막 사이에 형성된다. 커패시터에 저장되는 전하의 양은 정전 용량에 비례한다. 정전용량(C)은 다음과 같은 수식에 의해 정해진다. C = ε0× ε × A/D. 여기서 ε는 커패시터 유전막의 유전 상수이고, ε0는 진공 유전율(vacuum permittivity)이고, A는 전극 표면적이고 D는 전극간 간격을 나타낸다.
따라서 커패시터의 정전 용량을 증가시키기 위해서는 먼저 유전율이 큰 고유전막을 커패시터 유전막으로 사용할 수 있다. 그러나 이러한 고유전막의 형성은 그 형성과정 및 신뢰성에 있어서 문제점을 가지고 있다.
다른 방법으로 스택형 커패시터와 같이 커패시터를 삼차원적으로 형성함으로써 표면적을 증가시키는 방법이 있다. 그러한 스택형 커패시터로서 예를 들면 이중 스택형, 핀 스택형, 실린더형, 펼쳐진 스택형(spread-stacked) 그리고 박스형 구조를 가지는 커패시터가 있다.
잘 알려진 바와 같이, 외부 및 내부 표면적이 유효한 커패시터 면적으로 사용되기 때문에, 실린더형 커패시터가 삼차원 스택형 커패시터에 가장 적합한 형태라고 할 수 있다.
미국 특허 공고 번호 5,362,666, 5,728,618, 5,753,547 등은 하나의 콘택 형 트렌치 식각 마스크 패턴을 사용하여 실린더형 커패시터를 형성하는 방법을 개시하고 있다. 이러한 커새시터는 통상적으로 다음과 같은 방법으로 형성된다. 두꺼운 희생산화막이 증착되고, 트렌치 식각 마스크 패턴을 이용하여 상기 희생산화막이 식각되어 트렌치가 형성되고, 상기 트렌치를 채우도록 얇은 도전막이 증착되고, 셀 단위 스토리지 노드의 분리를 위한 평탄화 공정이 수행되어 스토리지 노드가 완성된다. 그러나 디램셀이 0.24 마이크론 이하의 최소선폭으로 축소됨에 따라, 현재 사용되고 있는 사진공정으로는 이러한 디램셀의 축소화에 발맞추기가 불가능하다. 또한, 이러한 사진공정에 의하여 형성되는 포토레지스트 패턴은 그 코너 부분에서 둥근 모양을 하게 되어, 트렌치가 형성될 영역의 크기를 감소시킨다. 이는 스토리지 노드의 표면적을 감소시키는 결과를 초래한다. 또한, 희생산화막의 식각이 불충분하여 스토리지 노드 접촉창 연결 불량이 발생하고 균일한 트렌치를 형성하기 어렵게 된다.
따라서, 신뢰성 있는 균일한 트렌치 형성 뿐 아니라, 디자인 룰을 능가하는 트렌치를 형성하는 방법이 고집적화 추세에 있는 디램 제조공정에 있어서 필수적인 해결과제로 남아 있다.
본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 절연막 내에 사진공정의 해상도를 능가하는 즉 디자인 룰을 능가하는 트렌치를 형성하는 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 디자인 룰을 능가하는 실린더형 커패시터를 트렌치 내에 형성하는 방법을 제공하는 데 그 목적이 있다.
도 1은 본 발명에 따른 실린더형 커패시터 형성에 있어서, 게이트 라인과 비트라인이 형성된 반도체 기판을 개략적으로 보여주는 평면도;
도 2는 본 발명에 따른 트렌치 식각 마스크 패턴을 개략적으로 보여주는 평면도;
도 3a 내지 도 8a는 본 발명에 따른 트렌치 식각 마스크 패턴을 이용한 실린더형 커패시터 제조 방법을 순차적으로 보여주는, 도 1의 A-A라인을 따라 절취한 단면도;
도 3b 내지 도 8b는 본 발명에 따른 트렌치 식각 마스크 패턴을 이용한 실린더형 커패시터 제조 방법을 순차적으로 보여주는, 도 1의 B-B라인을 따라 절취한 단면도; 그리고
도 9는 본 발명에 따른 실린더형 더형 형성을 위한 트렌치 식각 마스크 패턴의 개략도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 102 : 소자분리영역
104 : 활성영역 104 : 게이트 라인
108 : 게이트 스페이서 110 : 204 : 질화막
112, 116, 200 : 절연막 114a, 114b : 랜딩패드
118 : 비트라인 202 : 매몰 콘택플러그
206 : 희생산화막 208 : 물질막
210 : 제 1 라인 패턴 212 : 제 2 라인 패턴
214 : 트렌치 식각 마스크 패턴 216 : 트렌치
218 : 폴리실리콘 220 : 평탄화 산화막
222 : 유전막 224 : 플레이트 노드
(구성)
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 절연막 내에 트렌치를 형성하는 방법은, 반도체 토폴로지를 준비하는 단계와, 상기 반도체 토폴로지 상에 절연막을 증착하는 단계와, 상기 절연막 상에 다수의 평행한 제 1 라인 패턴을 형성하는 단계와, 상기 제 1 라인 패턴 상에 상기 제 1 라인 패턴과 교차하도록 다수의 평행한 제 2 라인 패턴을 형성하는 단계와, 상기 교차하는 제 1 및 제 2 라인 패턴은 트렌치 식각 마스크 패턴을 정의하고, 상기 트렌치 식각 마스크 패턴을 사용하여 상기 절연막을 식각하여 상기 반도체 토폴로지에 이르는 다수의 트렌치를 형성하는 단계를 포함한다.
본 발명의 바람직한 실시예에 의하면, 상기 제 1 및 제 2 라인 패턴은 각각 상기 절연막과 식각선택비를 가지는 물질, 예를 들면, 상기 절연막이 산화막일 경우, 폴리실리콘, 알루미나(Al2O3) 또는 질화막으로 형성되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 트렌치 마스크에 의해 정의되는 트렌치 형성 영역의 면적을 증가시키기 위해, 상기 트렌치 마스크를 습식식각 용액으로 식각하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 트렌치 마스크를 산화시키고 그 결과 형성되는 산화막을 제거하여 상기 트렌치 형성영역의 면적을 증가시키는 단계를 더 포함하루 수 있다.
상술한 목적을 달성하기 위한 본 발명의 다른 특징에 의하며, 절연막 내에 트렌치를 형성하는 방법은, 반도체 기판 상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터의 양측 반도체 기판 상에 랜딩패드를 형성하는 단계와, 상기 트랜지스터, 랜딩패드를 포함하여 상기 반도체 기판 상에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막을 뚫고 상기 랜딩패드에 전기적으로 연결되는 콘택플러그를 형성하는 단계와, 상기 콘택 플러그를 포함하여 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막 상에 다수의 평행한 제 1 라인 패턴을 형성하는 단계와, 상기 제 1 라인 패턴 상에 상기 제 1 라인 패턴과 교차하도록 다수의 평행한 제 2 라인 패턴을 형성하는 단계와, 상기 교차하는 제 1 및 제 2 라인 패턴은 트렌치 식각 마스크 패턴을 정의하고, 상기 트렌치 식각 마스크 패턴을 사용하여 상기 제 2 절연막을 식각하여 상기 콘택 플러그에 이르는 트렌치를 형성하는 단계와, 상기 트렌치 바닥 및 양 측벽 상에 그리고 상기 제 2 절연막 상에 도전물질을 형성하는 단계와, 상기 트렌치 나머지 부분을 완전히 채우도록 제 3 절연막을 상기 도전물질막 상에 형성하는 단계와, 상기 제 2 절연막 상부가 노출될 때까지 상기 제 3 절연막 및 상기 도전물질막을 평탄화하는 단계와, 그리고 상기 트렌치 내부에 남아있는 제 3 절연막 및 상기 트렌치를 감싸는 제 2 절연막을 제거하여 스토리지 노드를 형성하는 단계를 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 라인 패턴은 각각, 폴리실리콘, 알루미나(Al203) 그리고 질화막 중 어느 하나로 형성되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 있어서, 상기 트렌치 마스크에 의해 정의된 트렌치 형성영역을 확장하는 단계를 더 포함하는 것을 특징으로 한다. 이때, 상기 트렌치 형성영역을 확장하는 단계는, 습식식각용액을 사용하여 상기 트렌치 마스크를 식각하는 것을 포함하는 것을 특징으로 한다. 또한, 상기 트렌치 형성영역을 확장하는 단계는, 상기 트렌치 마스크를 산화하여 산화막을 형성하는 단계와 상기 산화막을 식각하는 단계를 포함하는 것을 특징으로 한다. 이때 상기 제 1 및 제 2 라인 패턴은 각각 0.1 내지 0.15 마이크론 범위의 최소 선폭을 가지고, 상기 식각된 트렌치 마스크는 0.05 내지 0.10 마이크론 범위의 최소 선폭을 가지는 것을 특징으로 한다.
(작용)
도 2 및 도 9를 참조하면, 본 발명에 따른 트렌치 식각 마스크 패턴은 서로 교차하는 제 1 및 제 2 라인 패턴으로 구성되며, 상기 패턴은 두 번의 사진 공정으로 형성된다. 먼저 가로/또는 세로 방향의 제 1 패턴(210')이 형성되고 그리고 나서 그 상부에 세로/또는 가로 방향의 제 2 패턴(212')이 형성된다. 이렇게 하여 형성된 마스크 패턴(214')을 이용하여 그 하부에 존재하는 절연막을 식각하면 트렌치 식각 마스크 패턴과 동일한 모양을 가지는 코너 부분이 실질적으로 직각을 이루는 균일한 트렌치가 형성된다.
또한 상기 트렌치 마스크(214')를 습식식각용액을 사용하여 식각함으로써, 트렌치 형성 영역의 면적이 증가된 사진공정의 해상도를 능가하는 트렌치 마스크(214)를 얻을 수 있다. 따라서, 형성되는 트렌치는 그 크기가 증가되며, 이는 커패시터의 표면적의 증가로 이어진다.
(실시예)
본 발명은 양호한 프로파일을 가지는 트렌치를 절연막 내에 형성하는 방법에 관한 것으로서, 사진공정의 해상도를 능가하는 트렌치를 형성하는 방법에 관한 것이다. 이러한 트렌치 형성 공정은 실린더형 커패시터 공정은 물론이고, 랜딩패드 공정 및 금속 콘택 공정에도 적용될 수 있다.
본 발명에 따른 트렌치는 서로 직교하는 두 개의 라인 패턴으로 구성된 트렌치 식각 마스크 패턴을 사용하여 그 하부에 있는 절연막을 식각함으로써 형성된다. 먼저 제 1 사진공정을 통해 가로/또는 세로 방향의 제 1 라인 패턴이 절연막 상부에 절연막과 식각선택비를 가지는 물질로 형성된다. 다음 제 2 사진공정을 통해 상기 제 1 라인 패턴 및 상기 절연막 상에 상기 제 1 라인 패턴과 직교하도록 제 2 라인 패턴이 형성된다. 이러한 직교하는 제 1 및 제 2 라인 패턴이 트렌치 식각 마스크 패턴을 정의한다.
상기 마스크 패턴을 사용하여 절연막이 식각되어 양호한 프로파일을 가지는 트렌치가 절연막 내에 형성된다. 그리고 나서 상기 트렌치 내부에 도전물질이 증착된다. 예를 들어 랜딩 패드 공정 및 금속 콘택 공정의 경우 상기 트렌치는 도전물질로 완전히 채워진다. 반면 실린더형 커패시터 공정의 경우, 도전물질이 부분적으로 채워진다.
또한 본 발명에 따르면, 사진공정의 해상도를 능가하는 라인 패턴이 형성된다. 즉, 상기 라인 패턴들이 습식식각용액에 의해 식각되어 패턴 최소 선폭이 감소된다. 따라서 형성되는 트렌치는 인접한 트렌치와의 거리는 감소되는 반면 트렌치 형성영역을 정의하는 영역은 증가되어 고집적화에 있어 유리하다. 실린더형 커패시터의 경우, 형성되는 커패시터는 그 표면적이 더욱 더 증가하게된다.
이하에서는 첨부되는 도면을 참조하여 실린더형 커패시터 형성방법을 상술한다. 첨부된 도면에서 형성되는 막질 및 영역은 설명의 명확화를 위해 다소 과장되게 그 두께가 도시되어져 있다. 반도체 제조 공정에서 널리 알려진 기술, 예를 들면 사진공정 및 물리화학적 연마공정등은 상세한 설명 없이 이하에서 널리 언급되어 진다.
이하에서는 0.1 마이크론 내지 0.15 마이크론의 최소 선폭의 디자인 룰을 가지는 반도체 제조 공정을 일 예로 설명한다. 도 1은 본 발명에 따른 게이트 라인, 비트라인 그리고 활성영역등이 형성된 반도체 기판의 평면도를 개략적으로 도시하고 있다. 도 1에 있어서, 도전막들 사이에 형성되는 여러 절연막들은 도의 간략화를 위해 도시를 생략하였다. 도 1에 나타난 바와 같이, 활성영역(104)들이 일정한 패턴으로 정의되어 있다. 활성영역은 최소 선폭이 0.1 마이크론일 경우 약 0.1 마이크론 x 0.5 마이크론의 크기를 가지도록 형성되고, 최소 선폭이 0.13일 경우 활성영역은 약 0.13 마이크론 x 0.65 마이크론의 크기를 가지도록 형성된다. 스토리지 노드 콘택 패드(114a)는 상기 활성영역(104)의 양 끝단에 형성되어 있고, 비트라인 콘택 패드(114b)는 활성영역 중간부위에 형성되어 비활성영역으로 확장되어 형성되어 있다. 게이트 라인 (106)은 상기 활성영역(104)을 가로질러 형성되어 있고, 비트라인(118)은 상기 게이트 라인(106)을 직교하도록 형성되어 있으며 비트라인 콘택을 통해 비트라인 콘택 패드(114b)에 전기적으로 연결되어 있다.
도 2는 본 발명에 따른 트렌치 식각 마스크 패턴(214)의 평면도를 개략적으로 도시하고 있다. 트렌치 식각 마스크 패턴(214)은 직교하는 두 개의 라인 패턴 즉 하부의 가로 방향의 제 1 라인 패턴(210)과 그 상부에 형성된 세로 방향의 제 2 라인 패턴(212)으로 이루어진다.
상기 트렌치 식각 마스크 패턴(214)은, 최소 선폭 0.1 마이크론 내지 0.13 마이크론 범위의 디자인 룰에 있어서, 약 0.05 마이크론의 최소 선폭을 가지도록 형성될 수 있다. 즉 사진공정으로 형성된 제 1 및 제 2 라인 패턴(210' 및 212' 즉 Mi)이 습식식각등으로 인해 식각되어 그 최소 선폭의 크기가 감소된다(참조번호 210 및 212 참조 즉 및 Mf). 사진공정의 해상도(최소선폭 0.1 내지 0.15 마이크론)를 능가하는 선폭(0.05 마이크론 내지 0.1 마이크론)을 가지는 패턴의 형성이 가능하다. 또한 상기 제 1 및 제 2 라인 패턴(210' 및 212' 즉 Mi)이 먼저 산화되어 산화막이 형성된 후, 형성된 산화막을 제거하여 그 최소 선폭의 크기를 감소시킬 수 있다(참조번호 210 및 212 참조 즉 및 Mf).
이때, 상기 트렌치 식각 마스크 패턴(214)에 의해 정의되는 트렌치 형성 영역(216)의 크기는 최소 선폭 0.1 마이크론의 디자인 룰일 경우 약 0.15 마이크론 x 0.25 마이크론이고, 최소 선폭 0.13 마이크론의 디자인 룰일 경우 약 0.21 마이크론 x 0.34 마이크론의 크기를 가진다.
도 3a 내지 도 8a는 도 1의 A-A 라인(게이트 라인 방향)을 따라 절취한 단면도로서, 본 발명에 따른 트렌치 형성 방법을 이용한 실린더형 커패시터 제조 방법을 순차적으로 나타내고 있으며, 도 3b 내지 도 8b는 도 1 B-B 라인(비트라인 방향)을 따라 절취한 단면도이다. 본 발명에 대한 보다 나은 이해를 위해 게이트라인 방향의 단면도와 비트라인 방향의 단면도를 동시에 참조하여 설명을 한다.
도 3a 및 도 3b는 이미 본 발명에 따른 여러 공정이 수행된 반도체 기판의 단면을 보여주고 있다. 구체적으로 살펴보면, 먼저 반도체 기판(100)이, 바람직하게는 실리콘 기판이 준비된다. 이러한 반도체 기판의 준비는 이 분야에서 통상적으로 널리 알려져있기 때문에 상세한 설명은 생략한다. 상기 반도체 기판(100)에 활성영역(104)과 비활성영역(102)을 정의하기 위한 소자 분리 공정이 수행된다. 소자 분리 공정으로 얕은 소자 격리(STI), 국부적 실리콘 산화(LOCOS) 등이 있으며, 본 실시예에서는 얕은 소자 격리를 이용하였다. 소자 분리 공정으로 형성되는 활성영역의 크기는 디자인 룰에 따라 다르며, 예를 들면, 최소선폭 0.1 마이크론의 디자인 룰일 경우 활성영역은 약 0.1 마미크론 x 0.5 마이크론의 크기를 가지며, 최소선폭 0.13 마이크론의 디자인 룰일 경우 활성영역은 약 0.13 마이크론 x 0.65 마이크론의 크기를 가진다.
본 발명에서 이용된 얕은 트렌치 격리 공정을 간단히 살펴보면, 식각 마스크를 사용하여 상기 반도체 기판(100)의 소정 부위(비활성영역)가 식각되어 약 2,000 내지 2,500 옹그스트롬의 깊이를 가지는 STI 트렌치가 형성된다. 상기 반도체 기판(100)의 식각은 Cl2, HBr 그리고 CF4가스를 사용한다. 열적 산화공정이 수행되어 STI 트렌치 내벽에 산화막이 성장하고, 얇은 질화막이 상기 열산화막 상에 형성된다. 그리고 나서 비활성영역을 정의하기 위한 절연물질, 예를 들면 고밀도 플라즈마 산화막이 STI 트렌치를 완전히 채운다. 평탄화 공정이 수행되고 마스크가 제거되어 소자 분리 공정이 완성된다.
다음 게이트라인(106) 공정이다. 상기 게이트라인(106)은 도 1에 나타난 바와 같이 상기 활성영역(104)의 장축과 직교하도록 형성된다. 게이트 산화막은 게이트라인(106)과 반도체 기판(100) 사이의 전기적 격리를 위해 그들 사이에 형성된다. 상기 게이트라인(106)은 게이트 전극막질 및 캡핑막이 증착되고 패터닝 되어 형성되며, 게이트 전극막질로 약 500 내지 800 옹그스트롬의 두께를 가지는 폴리실리콘과 약 800 내지 1,200 옹그스트롬의 두께를 가지는 텅스텐 실리사이드가 적층되어 형성되며, 상기 캡핑막으로는 실리콘질화막이 사용된다. 상기 게이트라인(106) 형성후, 통상적인 이온 주입공정이 수행되어 소스/드레인 영역이 형성된다. 다음 측벽 스페이서(108)가 상기 게이트라인(106) 측벽에 형성된다. 상기 측벽 스페이서(108)는 실리콘 질화막으로 형성된다.
다음 공정은, 자기정렬 콘택 공정이다. 얇은 질화막(110)이 상기 결과물 상에 자기정렬 콘택 식각 저지층으로 형성된다. 상기 게이트라인(106) 사이의 공간을 완전히 채우도록 산화막(112)이 상기 식각저지층(110) 상에 형성된다. 사진식각공정을 통해 자기정렬 콘택 오프닝이 열리고, 여기에 도전물질 예를 들면 폴리실리콘이 증착되고 평탄화되어 각각 스토리지 노트 셀 랜딩 패드(114a) 및 비트라인 셀 랜딩 패드(114b)가 형성된다. 상기 패드는 약 3,000 내지 4,000 옹그스트롬의 높이를 가진다. 상기 자기정렬 콘택 오프닝 형성을 위한 식각 마스크는 후술하는 바와 같이 실린더형 커패시터 형성을 위한 트렌치 형성공정에서 사용되는 식각 마스크와 동일한 방법으로 형성될 수 있다. 설명의 중복을 위해 여기에서의 설명은 생략한다.
다음 공정은 비트라인(118) 공정이다. 먼저, 제 1 층간절연막(116)이 상기 랜딩패드(114a,b)를 포함하여 상기 산화막(112) 상에 형성된다. 상기 제 1 층간절연막(116)이 식각되어 상기 비트라인 랜딩패드(114b)를 노출시키는 제 1 오프닝이 형성된다(도 1 및 도 2 참조). 도전성 물질이 상기 제 1 오프닝 및 상기 제 1 층간절연막(116)상에 증착되고 패터닝 되어 비트라인(118)이 형성된다. 상기 비트라인(118)은 약 400 옹그스트롬의 두께를 가지는 티타늄 질화막과 약 800 옹그스트롬의 두께를 가지는 텅그스텐으로 형성된다. 그리고 나서, 제 2 층간절연막(200)이 상기 비트라인(118)을 포함하여 상기 제 1 층간절연막(116)상에 형성된다.
다음, 상기 제 2 층간절연막(200) 및 상기 제 1 층간절연막(116)이 식각되어 상기 스토리지 노드 랜딩패드(114a)를 노출시키는 제 2 오프닝이 형성된다. 상기 제 2 오프닝이 도전성 물질, 예를 들면, 도핑된 폴리실리콘으로 채워져 매몰 콘택플러그(202)가 형성된다.
다음 도 4a 및 도 4b를 참조하면, 트렌치 식각저지막인 질화막(204) 예를 들면 실리콘 질화막이 상기 매몰 콘택플러그(202)를 포함하여 상기 제 2 층간절연막(200)상에 형성된다. 상기 식각저지막(204)은 약 200 내지 500 옹그스트롬의 두께를 가지도록 저압기상증착법에 의해 증착된다. 다음 희생산화막(206)이 상기 식각저지막(204) 상에 약 1 마이크론 내지 2 마이크론의 두께를 가지도록 형성된다. 상기 희생산화막은 스토리지 노드의 높이를 결정하며 플라즈마 강화 테트라에틸오르소실리캐이트 산화막으로 형성된다.
다음 공정은 트렌치 식각마스크 패턴 형성공정이다. 먼저 제 1 물질막(208)이 상기 희생산화막(206)상에 형성된다. 상기 제 1 물질막(208)은 하부의 산화막(206)과 식각선택비가 우수한 물질로 형성되며, 예를 들면 폴리실리콘, 알루미나(Al203) 또는 실리콘 질화막이 사용될 수 있다. 본 실시예에서는 폴리실리콘이 약 500 옹그스트롬 내지 2,000 옹그스트롬의 두께를 가지도록 형성된다. 제 1 포토레지스트막이 스핀 코팅되고 사진식각공정을 통해 소정의 선폭을 가지는 제 1 포토레지스트 패턴이 형성된다. 상기 제 1 포토레지스트 패턴은 디자인 룰에 좌우되며 약 0.1 마이크론 내지 0.13 마이크론의 범위로 형성된다. 상기 포토레지스트 패턴을 사용하여, 하부의 제 1 폴리실리콘(208)이 식각되어 제 1 라인 패턴(210')이 도 5a에 나타난 바와 같이 형성된다. 상기 제 1 라인 패턴(210)은 게이트라인 방향으로 즉, 비트라인과 직교하도록 형성된다.
다음 제 2 물질막이 상기 제 1 라일 패턴(210) 및 상기 희생산화막(206) 상에 형성된다. 제 2 물질막은 상기 희생산화막(206)과 식각선택비가 우수한 물질, 예를 들면, 폴리실리콘, 알루미나(Al203) 또는 실리콘 질화막으로 형성된다. 본 실시예에 있어서는, 폴리실리콘이 약 500 내지 2,000 옹그스트롬의 두께를 가지도록 형성된다. 다음 제 2 포토레지스트막이 스핀 코팅되고 사진식각공정을 통해 소정의 형상을 가지도록 패터닝되어 제 2 포토레지스트 패턴이 형성된다. 상기 제 2 포토레지스트 패턴은 디자인 룰이 허용하는 선폭인 약 0.1 마이크론 내지 0.13 마이크론의 최소 선폭을 가지도록 형성된다. 상기 제 2 포토레지스트 패턴을 사용하여, 그 하부에 있는 제 2 물질막이 식각되어 상기 제 1 라인 패턴(210')과 직교하는 제 2 라인 패턴(212')이 도 5b에 나타난 바와 같이 형성된다. 상기 제 1 및 제 2 물질막의 식각은 Cl2, SF6그리고 N2혼합가스를 사용하며 그 유랑은 각각 40sccm, 6sccm, 6sccm이다. 파워는 약 400W 내지 600W 정도이며, 압력은 약 10mT 내지 15mT 이다.
상기 직교하는 두 라인 패턴(210' 및 212')은 도 9에 나타난 바와 같이 트렌치 식각 마스크 패턴(214')을 정의한다. 상술한 방법으로 형성된 폴리실리콘으로 형성된 트렌치 식각 마스크 패턴(214')은 코너가 거의 직각에 가까워서 종래 방법에서 발생되는 여러 문제점, 예를 들면, 코너(종래에는 콘택형 포토레지스트가 트렌치 식각 마스크로 사용됨)가 곡선을 이루는 현상 등을 제거할 수 있다.
더 나아가서, 상기 직교하는 라인 패턴에 의해 정의되는 트렌치 형성영역의 면적을 증가시키기 위해(즉, 사진식각공정의 해상도를 능가하는 최소 선폭의 라인 패턴을 구현하기 위해) 등방성 식각이 수행된다. 그 결과 형성되는 트렌치 식각 마스크 패턴(214)이 도 9에 개략적으로 나타나 있다. 도 9에서 점선으로 표시된 패턴(210' 및 212')은 등방성 식각전의 라인 패턴을 나타내고 실선으로 표시된 패턴(210 및 212)은 등방성 식각후의 라인 패턴을 나타낸다. 예를 들어 상기 식각전의 라인 패턴이(210' 및 212') 약 0.1 마이크론 내지 0.15 마이크론의 최소선폭을 가질 경우, 식각후 형성되는 라인 패턴(210 및 212)은 약 0.05 마이크론 내지 0.10마이크론의 최소선폭을 가진다.
상기 등방성 식각은 SC1(NH4OH:H2O2:H2O = 1:4:20, 25℃) 또는 폴리실리콘 식각 용액(HNO3:HF:CH3COOH:H2O = 40:1:2:20, 25℃) 을 사용하여 수행된다. 상기 트렌치 식각 마스크 패턴(214')을 식각하는 다른 방법으로, 먼저 산화공정을 수행하여 산화막을 형성한 후, 그 결과 형성되는 산화막을 제거하여 트렌치 형성 영역의 크기를 증가시킬 수 있다. 상기 산화공정은 약 800 내지 850℃에서 건식 산화법으로 수행되며, 그 결과 형성되는 산화막은 버퍼 산화 식각용액(BOE:buffer oxide etchant)를 사용하여 식각한다. 상기 라인 패턴의 식각은 상기 제 2 라인 패턴을 형성한 후, 즉 트렌치 식각 마스크 패턴을 정의한 후 수행된다.
상기 트렌치 식각 마스크 패턴(214)을 사용하여 노출된 상기 희생산화막(206) 및 그 하부의 식각저지막(204)이 식각되어 도 6a 및 도 6b에 나타난 바와 같이 트렌치(216)가 형성된다. 상기 트렌치(216)는 매몰 콘택플러그(202)의 상부 표면을 노출시킨다.
다음 도 7a 및 7b를 참조하면, 도전물질 예를 들면 폴리실리콘(218)이 상기 트렌치(216) 내부 및 희생산화막(206) 상에 증착된다. 그리고 나서 평탄화 산화막(220)이 상기 트렌치 내부를 완전히 채우도록 상기 폴리실리콘(218) 상에 증착된다. 평탄화 공정 예를 들면 물리화학적 평탄화 공정이 상기 희생산화막(206)이 노출될 때까지 수행되어 상기 트렌치(216)를 인접한 트렌치와 전기적으로 격리시킨다. 다음 상기 트렌치 내부에 잔존하는 평탄화 산화막 및 트렌치를 감싸는 희생산화막이 동시에 습식식각으로 제거되어 커패시터 스토리지 노드가 완성된다. 상기 습식식각은 예를 들면, LAL 용액을 사용한다.
다음, 커패시터 유전막(222) 및 커패시터 플레이트 노드가 도 8a 및 8b에 타나난 바와 같이 증착된다.
후속 공정으로 이 분야에서 잘 알려진 배선 공정, 패시배이션 공정 등이 수행되며, 상기 배선 공정에서 필요한 콘택 형성에도 상술한 커패시터 트렌치 형성을 위한 식각 마스크의 형성 방법이 사용될 수 있다.
본 발명은 절연막 내에 트렌치를 형성하는 방법을 제공하고 있으며, 두 번의 사진식각공정으로 트렌치 식각 마스크 패턴이 정의된다. 특히 실린더형 커패시터 형성을 위한 희생산화막 내에 트렌치를 형성하는 데 적용된다. 또한 상기 트렌치 식각 마스크 패턴을 식각함으로써, 디자인 룰을 능가하는 트렌치 식각 마스크 패턴을 형성할 수 있다. 따라서, 실린더형 커패시터에 있어서, 형성되는 스토리지 노드의 표면적이 그만큼 증가되며, 이는 정전용량의 증가로 이어진다.
본 발명에 따른 절연막 내에 트렌치를 형성하는 방법에 의하면, 트렌치 식각 마스크가 두 단계의 사진공정으로 형성되기 때문에 실질적으로 수직인 코너를 가지는 트렌치 식각 마스크 형성이 가능하고 따라서, 양호한 식각 프로파일을 가지는 트렌치를 형성할 수 있고, 또한 상기 트렌치 식각 마스크를 습식식각등으로 일정부분 제거함으로써, 트렌치 형상 사이의 간격을 사진공정의 한계보다 줄일 수 있는 효과가 있으며, 특히 실린더형 커패시터 형성의 경우 표면적을 그만큼더 증가시킬 수 있어, 커패시터의 정전용량을 증가시킬 수 있다.
Claims (17)
- 트렌치를 절연막 내에 형성하는 방법에 있어서,반도체 토폴로지를 준비하는 단계와;상기 반도체 토폴로지 상에 절연막을 증착하는 단계와;상기 절연막 상에 다수의 평행한 제 1 라인 패턴을 형성하는 단계와;상기 제 1 라인 패턴 상에 상기 제 1 라인 패턴과 교차하도록 다수의 평행한 제 2 라인 패턴을 형성하는 단계와,상기 교차하는 제 1 및 제 2 라인 패턴은 트렌치 식각 마스크 패턴을 정의하고;상기 트렌치 식각 마스크 패턴을 사용하여 상기 절연막을 식각하여 상기 반도체 토폴로지에 이르는 다수의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 라인 패턴은 각각 상기 절연막과 식각선택비를 가지는 물질로 형성되는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 라인 패턴은 각각, 폴리실리콘, 알루미나(Al203) 그리고 질화막 중 어느 하나로 형성되는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 1 항에 있어서,상기 트렌치 마스크를 습식식각 용액으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 4 항에 있어서,상기 절연막을 증착하기 전에, 트렌치 식각저지막을 더 형성하는 단계를 포함하는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 5 항에 있어서,상기 트렌치 식각저지막은 질화막으로 형성되고, 상기 절연막은 산화막으로 형성되고, 상기 제 1 및 제 2 라인 패턴은 폴리실리콘으로 형성되는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 1 항에 있어서,상기 트렌치 식각 마스크 패턴을 산화시키는 단계와; 그리고상기 산화에 의해 형성된 산화막을 제거하여 상기 트렌치 마스크에 의해 정의되는 트렌치 형성 영역의 크기를 증가시키는 단계를 더 포함하는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 1 항에 있어서,상기 반도체 토폴로지는 반도체 기판과, 그 상부에 형성된 다수의 트랜지스터를 포함하고, 상기 트렌치는 상기 트랜지스터 사이의 반도체 기판을 노출시키는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 8 항에 있어서,상기 트렌치를 채우도록 도전물질을 증착하는 단계와; 그리고상기 트랜지스터의 상부가 노출될 때까지 상기 도전물질을 평탄화하여 다수의 랜딩패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 1 항에 있어서,상기 트렌치를 완전히 채우도록 금속을 증착하고 패터닝하여 금속 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 반도체 제조공정에 있어서,반도체 기판 상에 트랜지스터를 형성하는 단계와;상기 트랜지스터의 양측 반도체 기판 상에 랜딩패드를 형성하는 단계와;상기 트랜지스터, 랜딩패드를 포함하여 상기 반도체 기판 상에 제 1 절연막을 형성하는 단계와;상기 제 1 절연막을 뚫고 상기 랜딩패드에 전기적으로 연결되는 콘택플러그를 형성하는 단계와;상기 콘택 플러그를 포함하여 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계와;상기 제 2 절연막 상에 다수의 평행한 제 1 라인 패턴을 형성하는 단계와;상기 제 1 라인 패턴 상에 상기 제 1 라인 패턴과 교차하도록 다수의 평행한 제 2 라인 패턴을 형성하는 단계와,상기 교차하는 제 1 및 제 2 라인 패턴은 트렌치 식각 마스크 패턴을 정의하고;상기 트렌치 식각 마스크 패턴을 사용하여 상기 제 2 절연막을 식각하여 상기 콘택 플러그에 이르는 트렌치를 형성하는 단계와;상기 트렌치 바닥 및 양 측벽 상에 그리고 상기 제 2 절연막 상에 도전물질을 형성하는 단계와;상기 트렌치 나머지 부분을 완전히 채우도록 제 3 절연막을 상기 도전물질막 상에 형성하는 단계와;상기 제 2 절연막 상부가 노출될 때까지 상기 제 3 절연막 및 상기 도전물질막을 평탄화하는 단계와; 그리고상기 트렌치 내부에 남아있는 제 3 절연막 및 상기 트렌치를 감싸는 제 2 절연막을 제거하여 스토리지 노드를 형성하는 단계를 포함하는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 11 항에 있어서,상기 트렌치 마스크에 의해 정의된 트렌치 형성영역을 확장하는 단계를 더 포함하는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 12 항에 있어서,상기 트렌치 형성영역을 확장하는 단계는, 습식식각용액을 사용하여 상기 트렌치 마스크를 식각하는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 12 항에 있어서,상기 트렌치 형성영역을 확장하는 단계는, 상기 트렌치 마스크를 산화하여 산화막을 형성하는 단계와 상기 산화막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 13 또는 제 14 항에 있어서,상기 제 1 및 제 2 라인 패턴은 각각 0.1 내지 0.15 마이크론 범위의 최소 선폭을 가지고, 상기 식각된 트렌치 마스크는 0.05 내지 0.1 마이크론 범위의 최소 선폭을 가지는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 11 항에 있어서,상기 제 1 및 제 2 라인 패턴은 각각 상기 절연막과 식각선택비를 가지는 물질로 형성되는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
- 제 11 항에 있어서,상기 제 1 및 제 2 라인 패턴은 각각, 폴리실리콘, 알루미나(Al203) 그리고 질화막 중 어느 하나로 형성되는 것을 특징으로 하는 절연막 내에 트렌치를 형성하는 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990032303A KR100334577B1 (ko) | 1999-08-06 | 1999-08-06 | 사진공정의 해상도를 능가하는 트렌치를 절연막내에 형성하는방법 |
| JP2000233678A JP4860808B2 (ja) | 1999-08-06 | 2000-08-01 | 写真工程の解像度を越えるトレンチを絶縁膜の内に形成する方法 |
| US09/632,582 US6403431B1 (en) | 1999-08-06 | 2000-08-07 | Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990032303A KR100334577B1 (ko) | 1999-08-06 | 1999-08-06 | 사진공정의 해상도를 능가하는 트렌치를 절연막내에 형성하는방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010017013A true KR20010017013A (ko) | 2001-03-05 |
| KR100334577B1 KR100334577B1 (ko) | 2002-05-03 |
Family
ID=19606397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990032303A KR100334577B1 (ko) | 1999-08-06 | 1999-08-06 | 사진공정의 해상도를 능가하는 트렌치를 절연막내에 형성하는방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6403431B1 (ko) |
| JP (1) | JP4860808B2 (ko) |
| KR (1) | KR100334577B1 (ko) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW495839B (en) * | 2001-03-12 | 2002-07-21 | Nanya Technology Corp | Multiple exposure method |
| KR100505675B1 (ko) * | 2003-02-27 | 2005-08-03 | 삼성전자주식회사 | 전극 표면에 대한 다단계 습식 처리 과정을 도입한커패시터 제조 방법 |
| KR20040078828A (ko) * | 2003-03-05 | 2004-09-13 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| CN1707746A (zh) * | 2004-06-10 | 2005-12-14 | 中芯国际集成电路制造(上海)有限公司 | 用于处理半导体器件的光掩模的方法 |
| TWI306303B (en) * | 2006-08-23 | 2009-02-11 | Promos Technologies Inc | Method for preparing memory structure |
| KR100843714B1 (ko) * | 2007-04-12 | 2008-07-04 | 삼성전자주식회사 | 콘택 구조체 형성 방법 및 이를 이용한 반도체소자의제조방법 |
| JP5486152B2 (ja) * | 2007-07-30 | 2014-05-07 | スパンション エルエルシー | 半導体装置およびその製造方法 |
| JP5301126B2 (ja) | 2007-08-21 | 2013-09-25 | スパンション エルエルシー | 半導体装置及びその製造方法 |
| KR101469098B1 (ko) * | 2008-11-07 | 2014-12-04 | 삼성전자주식회사 | 반도체 메모리 소자의 커패시터 형성방법 |
| US8889558B2 (en) | 2012-12-12 | 2014-11-18 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US8889559B2 (en) | 2012-12-12 | 2014-11-18 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US8999852B2 (en) | 2012-12-12 | 2015-04-07 | Micron Technology, Inc. | Substrate mask patterns, methods of forming a structure on a substrate, methods of forming a square lattice pattern from an oblique lattice pattern, and methods of forming a pattern on a substrate |
| US8937018B2 (en) * | 2013-03-06 | 2015-01-20 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821571B2 (ja) * | 1984-12-26 | 1996-03-04 | 日本電気株式会社 | 微細パターン形成方法 |
| JPH0795543B2 (ja) * | 1985-10-29 | 1995-10-11 | ソニー株式会社 | エツチング方法 |
| US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| JP2888461B2 (ja) * | 1991-08-26 | 1999-05-10 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| KR100434133B1 (ko) * | 1995-07-14 | 2004-08-09 | 텍사스 인스트루먼츠 인코포레이티드 | 중간층리쏘그래피 |
| JPH1084091A (ja) * | 1996-09-09 | 1998-03-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3466851B2 (ja) * | 1997-01-20 | 2003-11-17 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP4086926B2 (ja) * | 1997-01-29 | 2008-05-14 | 富士通株式会社 | 半導体装置及びその製造方法 |
| TW334611B (en) | 1997-02-24 | 1998-06-21 | Mos Electronics Taiwan Inc | The processes and structure for trenched stack-capacitor (II) |
| US5792693A (en) | 1997-03-07 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method for producing capacitors having increased surface area for dynamic random access memory |
| JPH11186524A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1999
- 1999-08-06 KR KR1019990032303A patent/KR100334577B1/ko not_active IP Right Cessation
-
2000
- 2000-08-01 JP JP2000233678A patent/JP4860808B2/ja not_active Expired - Fee Related
- 2000-08-07 US US09/632,582 patent/US6403431B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100334577B1 (ko) | 2002-05-03 |
| US6403431B1 (en) | 2002-06-11 |
| JP4860808B2 (ja) | 2012-01-25 |
| JP2001077325A (ja) | 2001-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20130329 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |