JP2888461B2 - 絶縁ゲイト型半導体装置およびその作製方法 - Google Patents

絶縁ゲイト型半導体装置およびその作製方法

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JP2888461B2
JP2888461B2 JP23871191A JP23871191A JP2888461B2 JP 2888461 B2 JP2888461 B2 JP 2888461B2 JP 23871191 A JP23871191 A JP 23871191A JP 23871191 A JP23871191 A JP 23871191A JP 2888461 B2 JP2888461 B2 JP 2888461B2
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舜平 山崎
保彦 竹村
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株式会社半導体エネルギー研究所
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Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は、高速性に優れ、また、
高集積化の可能な絶縁ゲイト電界効果型半導体素子(半
導体装置)の作製方法に関する。本発明による半導体素
子は、マイクロプロセッサーやマイクロコントローラ、
マイクロコンピュータ、あるいは半導体メモリー等に使
用されるものである。

【0002】

【従来の技術】半導体素子の微細化、高集積化に関し
て、多くの研究開発が進められている。特に、MOSF
ETと呼ばれる絶縁ゲイト電界効果型半導体素子の微細
化技術の進歩はめざましい。MOSとは、金属(Metal)
−酸化物(Oxide) −半導体(Semi-conductor)の頭文字を
取ったものである。金属は、純粋な金属でなくとも、十
分に導電率の大きな半導体材料や、半導体と金属の合金
なども含めた広い意味で使用される。また、金属と半導
体の間の酸化物のかわりに、純粋な酸化物だけではな
く、窒化物等の十分に抵抗の大きな絶縁性材料が用いら
れることもあり、そのような場合には、厳密にはMOS
という用語は正しくないが、以下、本明細書では窒化物
その他の絶縁物をも含めて、このような構造を有する電
界効果型素子をMOSFETと称することとする。

【0003】MOSFETの微細化は、ゲイト電極の幅
を小さくすることによっておこなわれる。ゲイト電極の
幅が小さくなるということは、その下のチャネル領域の
長さ、すなわち、チャネル長が小さくなるということで
あり、このことは、チャネル長をキャリヤが通過するに
要する時間を小さくすることとなり、結果的には高集積
化とともに高速化ももたらされる。

【0004】しかしながら、そのことによって、別な問
題(短チャネル効果)も生じる。その中で最も重要なも
のはホットエレクトロンの問題である。従来のような、
十分に不純物濃度の大きなソースおよびドレインという
不純物領域に、極性が反対の不純物がドープされたチャ
ネル領域がはさまれた構造では、チャネル領域をせばめ
るにしたがって、ソースとドレインに印加される電圧に
よってチャネル領域と不純物領域の境界付近の電界が大
きくなる。その結果、MOSFETの動作は極めて不安
定になる。

【0005】そのような問題点を解決する目的で提唱さ
れた新しいMOSFETの構造が、LDD(Lightly-Do
ped-Drain)という構造である。これは、典型的には図2
(D)に示される。図2(D)において、不純物濃度の
大きな領域26よりも浅く設けられた不純物濃度の小さ
な領域27がLDDと呼ばれる。このような領域を設け
ることによって、チャネル領域と不純物領域の境界近傍
の電界を小さくし、素子の動作を安定化させることが可
能となった。

【0006】LDDは、通常、図2のように形成され
る。図2は、NMOSの例を示したがPMOSであって
も同様に形成される。最初に、p型の半導体基板上に酸
化膜と導電性膜が形成され、これらはエッチングされ
て、図2(A)に示すようにゲイト絶縁膜22とゲイト
電極21となる。そして、このゲイト電極をマスクとし
て、自己整合(セルフアライン)的に、例えば、イオン
打ち込み法等によって、比較的不純物濃度の小さい(記
号ではn- と表される)不純物領域23が形成される。

【0007】次いで、この上にPSGのような絶縁被膜
24が形成される。そして、この絶縁被膜24は、バイ
アスプラズマエッチのような異方性エッチング法(方向
性エッチング法ともいう)によって、除去されるが、異
方性エッチングの結果、ゲイト電極の側面ではPSGが
エッチングされないで、図2(C)に25で示すような
形状で残る。この残留物をスペーサーと称する。そし
て、このスペーサー25をマスクとして、セルフアライ
ン的に不純物濃度の大きい(記号ではn+ と表される)
不純物領域26が形成される。そして、このn+ 型不純
物領域がFETのソース、ドレインとして用いられる。

【0008】このようなLDD構造を採用することによ
って、従来の方法では、0.5μmが限界であるといわ
れていたチャネル長を0.1μmまで狭めることが可能
であることが示されている。

【0009】

【発明が解決しようとする課題】しかしながら、このこ
とによって短チャネル化の問題が全て解決されたわけで
はない。もう一つの問題点はゲイト幅を小さくすること
によるゲイト電極の抵抗の問題である。短チャネル化に
よって、動作速度を向上させたとしても、ゲイト電極の
抵抗が大きければ、その分を打ち消してしまうだけ伝播
速度が低下する。ゲイト電極の抵抗を低下させるには例
えば、従来使用されていた不純物濃度の大きな多結晶シ
リコンのかわりに抵抗率の小さな金属シリサイドを用い
ることや、ゲイト電極と平行にアルミニウムのような低
抵抗配線をを走らせることが検討され、採用されている
が、それとて、ゲイト電極の幅が0.3μm以下となる
状況では限界となることが予想される。

【0010】その場合の別な解決方法として、ゲイト電
極の高さと幅の比(アスペクト比)を大きくすることが
考えられる。ゲイト電極のアスペクト比を大きくするこ
とによって、ゲイト電極の断面積を大きくし、抵抗を下
げることが可能となる。しかしながら、従来のLDD
は、その作製上の問題からアスペクト比を無制限に大き
くはできなかった。

【0011】それは異方性エッチングで形成されるスペ
ーサーの幅がゲイト電極の高さに依存するためである。
通常、スペーサーの幅はゲイト電極の高さの20%以上
となった。したがって、図2のLDD領域27の幅Lを
0.1μmとする場合には、ゲイト電極の高さhは0.
5μm以下でなければならなかった。もし、ゲイト電極
がそれ以上の高さとなれば、Lは0.1μm以上とな
る。このことは、ソース、ドレイン間の抵抗が増えるこ
とであり、望ましくない。

【0012】今、ゲイト電極の高さhが0.5μm、ゲ
イト電極の幅Wが1.0μm、LDDの幅Lが0.1μ
mであるとしよう。この素子のスケールを小さくして、
Wを0.5μmとしようとすれば、ゲイト電極の抵抗を
維持するためには、hは1.0μmでなければならな
い。しかし、そのためにLは0.2μmとなってしま
う。すなわち、ゲイト電極の抵抗は変わらないが、ON
状態(ゲイト電極に電圧が印加されて、チャネル領域の
抵抗がn- 領域の抵抗に比べて十分小さくなった状態)
でのソース、ドレイン間の抵抗が2倍となる。一方、チ
ャネル長が半分になったので、素子は2倍の速度で応答
することが期待できるが、ソース、ドレイン間の抵抗が
2倍になったのでそのことはキャンセルされてしまう。
結局、素子の高集積化が達成されただけで、速度の点で
は従来のままである。一方、Lを従来と同じに保つに
は、hを0.5μmとしなければならないが、そうすれ
ば、ゲイト電極の抵抗が2倍となり、結局、高速性は得
られない。

【0013】通常の例では、スペーサーの幅は、ゲイト
電極の高さの50%から100%であり、上に示したも
のよりもかなり苦しい条件となる。したがって、従来の
LDD作製方法ではゲイト電極のアスペクト比は1以
下、多くは0.2以下であった。また、このスペーサー
の幅は、ばらつきが大きく、各トランジスター間での特
性がまちまちになることが多くあった。このように、従
来のLDDの作製方法は短チャネルでの安定性とそれに
伴う高集積化と高速性をもたらした反面、その作製上の
問題からより一層の高速化、高集積化の妨げとなるとい
う矛盾を呈している。

【0014】本発明は、LDD構造を作製する方法とし
て、アスペクト比が1以上の高アスペクト比のゲイト電
極でも何ら問題なく実施できる全く新しい方法を提唱す
る。上述の通り、微細化によって、もはや配線の高アス
ペクト比化は避けられない問題である。

【0015】

【問題を解決する方法】本発明の典型的な例を図1に示
す。これはNMOSの場合であるが、PMOSであって
も同様に実施することができる。最初に、p型の半導体
基板上に酸化膜12と導電性膜が形成され、導電性膜は
エッチングされて、図1(A)に示すようにゲイト電極
となるべき部分11となる。また、酸化膜の一部はゲイ
ト絶縁膜として機能する。そして、このゲイト電極とな
るべき部分をマスクとして、自己整合(セルフアライ
ン)的に、例えば、イオン打ち込み法等によって、1×
1020cm-3〜5×1021cm-3程度の不純物濃度の大
きい(記号ではn+ と表される)第1の不純物領域13
が形成される。

【0016】次いで、熱酸化法によって、ゲイト電極と
なるべき部分の表面が酸化される。したがって、ゲイト
電極となるべき部分は酸化される材料で構成される必要
がある。この工程によって、ゲイト電極となるべき部分
の表面が後退する。そして、最終的には酸化物層14の
内部にゲイト電極16が残る。(図1(B))また、ゲ
イト電極となるべき部分の材料11が多結晶シリコンで
あり、酸化膜12が酸化珪素であったならば、シリコン
基板も、酸化膜12を通して酸化されるが、その速度は
ゲイトとなるべき部分の酸化の速度に比べると十分に小
さい。

【0017】すなわち、酸化速度は最初に存在する酸化
膜の厚さが大きくなるにしたがって低下するからであ
る。一般に、シリコンの熱酸化については、以下の式が
成り立つことが知られている。 x2 − x0 2+ Ax −Ax0 = Bt (1)

【0018】ここで、A、Bはシリコンおよび酸化珪素
に依存する正の定数で、温度やシリコンの面方位、酸素
原子や水のシリコン中での拡散速度等に依存する。ま
た、x0 は、最初に存在した酸化珪素の膜厚で、xは時
間tだけ経過したときの酸化珪素の厚さである。(1)
式を変形すると、以下の式が得られる。 Δx(x + x0 + A) = Bt (ただし Δx = x−x0 ) (2)

【0019】例えば、表面に酸化珪素がほとんど形成さ
れていない状態では、x0 =0なので、 Δx1 = Bt/(x + A) (3) であり、一方、最初にかなり厚い膜が形成されていて、
x〜x0 である場合は、 Δx2 = Bt/(2x + A) (4) となる。(3)と(4)から、他の条件が同じとき、最
初に表面に酸化珪素膜が存在しない場合の方が酸化速度
(Δx/tで表される)が大きいことがわかる。この計
算は、詳細なものではないが、その速度の差は、 Δx1 /Δx2 = (2x + A)/(x + A) < 2 である。

【0020】実際、1気圧の乾燥酸素中での単結晶シリ
コン(100)面の熱酸化では、1000℃で100分
酸化する場合に、熱酸化前に表面に酸化珪素が形成され
ていない場合には酸化珪素が100nm形成されるのに
対し、熱酸化前に表面に100nmの酸化珪素が形成さ
れていた場合には酸化珪素の厚さは150nmにしかな
らず、同じ時間だけ酸化をおこなったのにもかかわら
ず、前者は酸化珪素が100nm形成されたのに、後者
は50nmの厚さの酸化珪素が新たに形成されるに過ぎ
ない。

【0021】また、同じく900℃で100分の熱酸化
をおこなった場合でも、熱酸化前に酸化珪素が形成され
ていない場合には、50nmの酸化珪素が形成されるの
に、熱酸化前に50nmの厚さの酸化珪素が形成されて
いる場合には、増加する酸化珪素の厚さは20nmに過
ぎず、200分の熱処理でも、熱酸化前に酸化珪素が存
在しない場合には、熱酸化の結果、厚さ70nmの酸化
珪素が形成されるのに対し、熱酸化前に厚さ90nmの
酸化珪素が形成されている場合には、30nmしか酸化
珪素は増加しない。

【0022】さらに、熱酸化の速度は面方位によって大
きく異なり、シリコンの(100)面の速度は(11
1)面等の他の面に比べて酸化速度が小さい。また、多
結晶シリコンは表面の面方位がバラバラであるので、当
然(100)面の酸化速度より大きく、約2倍ほど早く
酸化される。

【0023】以上のような理由から、図1に示すよう
に、ゲイト電極となるべき部分に形成される酸化珪素の
厚さは、ゲイト絶縁膜を通してシリコン基板上に新たに
形成される酸化珪素の厚さよりもはるかに大きく、図に
示すようにシリコン基板の表面の凹凸は十分小さい。例
えば、ゲイト電極となるべき部分11(多結晶シリコ
ン)のもとの表面から100nmのところまで酸化した
場合に、酸化膜12(酸化珪素)の下のシリコン基板は
あらたに、25nmだけ酸化される。この程度の凹凸は
半導体素子の特性には深刻な影響を与えない。

【0024】次に、以上のようにして形成された酸化物
層14はエッチングによって除去される。エッチングの
方法としては、液体に浸漬することによるウェットエッ
チングであっても、反応性の気体やプラズマ中でのドラ
イエッチングであっても構わない。例えば、ゲイト電極
となるべき部分11の材料が多結晶シリコンであれば、
酸化物層14は酸化珪素であり、弗酸でエッチングでき
る。そして、シリコンは多結晶であっても、単結晶であ
っても、弗酸ではエッチングされないので、酸化物層と
シリコンとの界面まで明確にエッチングでき、好適であ
る。

【0025】さて、このようにして形成されたゲイト電
極16をマスクとして、セルフアライン的に1×1017
〜5×1018cm-3程度の不純物濃度の小さい(記号で
はn- と表される)第2の不純物領域17が形成され
る。この不純物形成には、イオン打ち込み法によっても
よいし、不純物元素含んだ被膜をその上に形成し、これ
に、電子ビームやレーザー光を照射することによって拡
散させてもよい。このようにして、従来のLDD作製方
法による場合とと同じ形状を有するLDDを得ることが
できる。この工程で注目すべきことは、図から明らかな
ように、LDDの幅Lが、ゲイト電極の高さに制約され
ることがないため、ゲイト電極のアスペクト比を大きく
することができるということである。

【0026】本発明では、LDDの幅Lを極めて微妙に
制御できる。例えば、Lを10nmから0.1μmま
で、任意に変化させることができる。また、このときの
チャネル長Wとしては0.5μm以下が可能である。従
来の方法では、Lの値を100nm以下とすることは極
めて困難で、20%程度の誤差は当然であったが、本発
明を利用すれば、Lを10〜100nmの範囲で10%
以下の誤差で作製することができる。Lを細かく制御で
きるということは、酸化速度を制御することが容易であ
るという事実に基づく。

【0027】さらに、本発明では、従来のLDD作製方
法に比べて、スペーサーとなるべき絶縁被膜を形成する
必要がないので工程が簡略化され、生産性が向上する。
さらに、従来のLDD作製方法では、最初にn- 型不純
物領域が形成されたのに対し、本発明では最初にn+
不純物領域が形成され、その後、n- 型不純物領域が形
成される。n- 型不純物領域は、浅い不純物領域である
ことが要求される為、従来のように、最初にこの浅い不
純物領域を形成した場合には、その後の熱処理によって
この不純物領域が拡散しないようプロセスの温度制御に
腐心しなければならなかった。しかしながら、本発明の
ように、n- 型不純物領域を形成する工程が後にあるプ
ロセスではそのような問題はおこらない。

【0028】

【実施例】本発明を用いた実施例について記載する。こ
の実施例では単結晶半導体基板上に形成した相補型MO
SFET装置(CMOS)に本発明を用いた場合を示
す。本実施例を図3に示す。まず、図3(A)に示すよ
うに、p型単結晶シリコン半導体基板上に、従来の集積
回路作製方法を使用して、n型ウェル33、フィールド
絶縁物31、チャネルストッパー(p+ 型)32、n+
型不純物領域34および36、p+ 型不純物領域35、
リンがドープされたn型多結晶シリコンのゲイト電極3
7(NMOS用)と同38(PMOS用)を形成する。

【0029】その詳細な作製方法は以下の通りである。
まず、不純物濃度が1015cm-3程度のp型シリコンウ
ェファーにリンイオンを注入し、さらにこれを、100
0℃で3〜10時間アニールして、リンイオンを拡散、
再分布させ、不純物濃度1016cm-3程度のn型ウェル
33を形成する。さらに、BF2 + イオンの打ち込みと
いわゆるLOCOS法(局所酸化法)によって、チャネ
ルストッパー32とフィールド絶縁物31を形成する。

【0030】その後、熱酸化法によって、厚さ70nm
のゲイト絶縁膜(酸化珪素)と、減圧CVD法によっ
て、厚さ500nm、リン濃度1021cm-3の多結晶シ
リコン膜を形成し、これをパターニングして、ゲイト電
極となるべき部分37および38を形成する。このと
き、ゲイト酸化膜はパターニングしない。そして、ゲイ
ト電極となるべき部分および必要によっては他のマスク
材料をマスクとして、砒素イオンを打ち込んで、不純物
濃度1021cm-3のn+ 型不純物領域34、36を形成
し、さらにBF2 + イオンを打ち込んで、不純物濃度1
21cm-3のp+ 型不純物領域35を作製する。そし
て、これらの不純物領域は900℃で1時間アニールす
ることによって活性化され、ソース、ドレイン領域とな
る。このようにして図3(A)を得る。

【0031】次に、図3(B)に示すように、熱酸化法
によって、ゲイト電極となるべき部分を酸化する。酸化
の条件としては、例えば、乾燥酸素1気圧中、800℃
で500分とする。この熱酸化によって、ゲイト電極と
なるべき部分の周囲に厚さ約100nmの酸化珪素層3
9および40が形成され、その内部にゲイト電極41お
よび42が残る。この酸化工程でゲイト電極となるべき
部分のシリコン表面は約50nmだけ後退し、一方、単
結晶シリコン基板の表面も約10nmだけ後退したが、
その後退は微細なので図では明示しない。また、半導体
素子の特性にもほとんど影響を与えない。

【0032】その後、基板ごと弗酸(10wt%)に1
0分浸漬し、前記酸化物層39、40とゲイト絶縁膜等
をエッチングする。そして、基板を十分乾燥させたの
ち、五酸化リン(P2 5 )の被膜43および酸化ホウ
ソ(B2 3 )の被膜44をCVD法あるいは塗布法に
よって形成し、パターニングする。CVD法で被膜を形
成する場合には、ホスフィン(PH3 )あるいはジボラ
ン(B2 6 )に酸素ガスを加えて熱分解すればよい。
また、塗布法では、五酸化リンや酸化ホウソをシリカガ
ラスの微粒子に混入させ、これをペースト状にしたもの
を、スピンコータによって塗布すればよい。

【0033】そして、図3(C)に示すように、エキシ
マーレーザー、例えば、KrFレーザー(波長248n
m、パルス幅10nsec)を照射して、上記被膜中の
不純物元素をシリコン基板中に拡散せしめる。このと
き、エキシマーレーザーのごとき、紫外光レーザーを用
いると、紫外光はシリコンでの吸収が大きいため、極め
て浅い不純物領域の形成をおこなうことができる。しか
しながら、レーザーを使用するドーピング法では不純物
濃度の微妙な制御は困難であるので、従来どおりのイオ
ン注入法を用いてもよいことはいうまでもない。また、
この、レーザーによるドーピングではゲイト電極40の
上面にはホウソがドーピングされるが、ゲイト電極全体
に対するその影響は極めて小さいことは明らかであろ
う。このようにしてn- 型の不純物領域45とp- 型の
不純物領域46が形成される。

【0034】最後に、従来の集積回路の作製の場合と同
様に層間絶縁物として、リンガラス層47を形成する。
リンガラス層の形成には、例えば、減圧CVD法を用い
ればよい。材料ガスとしては、モノシランSiH4 と酸
素O2 とホスフィンPH3 を用い、450℃で反応させ
て得られる。

【0035】その後、層間絶縁膜に電極形成用の穴を開
け、アルミ電極48〜51を形成する。こうして、図3
(D)に示されるような相補型MOS装置が完成する。

【0036】

【発明の効果】本発明によって、極めて制約の少ないL
DD型MOSFETを作製することが可能となった。本
文中でも述べたように、本発明を利用すれば、ゲイト電
極のアスペクト比にほとんど制限されることなくLDD
領域を形成しうる。また、そのLDD領域の幅も10〜
100nmの間で極めて精密に制御することができる。
特に本発明は、短チャネル化によって、今後進展すると
考えられるゲイト電極の高アスペクト比化に対して有効
な方法である。

【0037】もちろん、従来通りのアスペクト比が1以
下の低アスペクト比のゲイト電極においても、本発明を
使用することは可能で、従来のLDD作製方法に比し
て、絶縁膜の形成とその異方性エッチングの工程が不要
となるため、本発明の効果は著しい。

【0038】本発明は主としてシリコン系の半導体装置
について述べたが、他の材料を使用する半導体装置にも
本発明が適用されうることは明白である。また、実施例
では単結晶半導体基板上のMOSFETの作製工程につ
いて記述したが、石英やサファイヤ等の絶縁性基板上に
形成された多結晶あるいは単結晶半導体被膜を利用した
薄膜トランジスタ(TFT)の作製にも本発明が適用さ
れうることも明らかであろう。

【図面の簡単な説明】

【図1】本発明によるLDDの作製方法を示す。

【図2】従来のLDD作製方法を示す。

【図3】本発明を利用した単結晶半導体基板上へのCM
OSの作製方法を示す。

【符号の説明】

11 ゲイト電極となるべき部分 12 ゲイト絶縁膜 13 n+ 不純物領域 14 酸化物層 15 酸化工程終了後のゲイト絶縁膜 16 ゲイト電極 17 n- 不純物領域

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】 絶縁表面を有する基板上に形成された半
    導体島領域上の絶縁膜上に、幅に対する高さのアスペク
    ト比が1倍以上であるゲイト電極となるべき部分を形成
    する工程と、 前記ゲイト電極となるべき部分をマスクとして不純物を
    前記半導体島領域中に導入し、自己整合的に第1の不純
    物領域を形成する工程と、少なくとも 前記ゲイト電極となるべき部分を熱酸化し、
    表面に酸化物層を形成する工程と、 前記酸化物層を除去して幅が0.5μm以下で前記アス
    ペクト比が1倍以上のゲイト電極を形成する工程と、 前記ゲイト電極をマスクとして前記不純物と同一導電型
    の不純物を前記半導体島領域中に導入し、自己整合的に
    不純物濃度が前記第1の不純物領域の不純物濃度より小
    さい第2の不純物領域を形成する工程と、を有する ことを特徴とする絶縁ゲイト型薄膜半導体装置
    の作製方法。
  2. 【請求項2】 絶縁表面を有する基板上に形成された半
    導体島領域上の絶縁膜上に、幅に対する高さのアスペク
    ト比が1倍以上であるゲイト電極となるべき部分を形成
    する工程と、 前記ゲイト電極となるべき部分をマスクとして不純物を
    前記半導体島領域中に導入し、自己整合的に第1の不純
    物領域を形成する工程と、少なくとも 前記ゲイト電極となるべき部分を熱酸化し、
    表面に酸化物層を形成することで幅が0.5μm以下で
    前記アスペクト比が1倍以上のゲイト電極を形成する工
    程と、 前記酸化物層を除去して前記ゲイト電極を露呈させる
    程と、 前記ゲイト電極をマスクとして前記不純物と同一導電型
    の不純物を前記半導体島領域中に導入し、自己整合的に
    不純物濃度が前記第1の不純物領域の不純物濃度より小
    さい第2の不純物領域を形成する工程と、を有する ことを特徴とする絶縁ゲイト型薄膜半導体装置
    の作製方法。
  3. 【請求項3】 絶縁表面を有する基板上に形成された単
    結晶シリコン島領域上の絶縁膜上に、幅に対する高さの
    アスペクト比が1倍以上である多結晶シリコンよりなる
    ゲイト電極となるべき部分を形成する工程と、 前記ゲイト電極となるべき部分をマスクとして不純物を
    前記単結晶シリコン島領域中に導入し、自己整合的に第
    1の不純物領域を形成する工程と、 熱酸化法によって、少なくとも前記ゲイト電極となるべ
    き部分の表面を酸化し酸化物層を形成する工程と、 前記酸化物層を除去して幅が0.5μm以下で前記アス
    ペクト比が1倍以上のゲイト電極を形成する工程と、 前記ゲイト電極をマスクとして前記不純物と同一導電型
    の不純物を前記単結晶シリコン島領域中に導入し、自己
    整合的に不純物濃度が前記第1の不純物領域の不純物濃
    度より小さい第2の不純物領域を形成する工程と、を有すること を特徴とする絶縁ゲイト型薄膜半導体装置
    の作製方法。
  4. 【請求項4】 絶縁表面を有する基板上に形成された単
    結晶シリコン島領域上の絶縁膜上に、幅に対する高さの
    アスペクト比が1倍以上である多結晶シリコンよりなる
    ゲイト電極となるべき部分を形成する工程と、 前記ゲイト電極となるべき部分をマスクとして不純物を
    前記単結晶シリコン島領域中に導入し、自己整合的に第
    1の不純物領域を形成する工程と、 熱酸化法によって、少なくとも前記ゲイト電極となるべ
    き部分の表面を酸化し酸化物層を形成することで幅が
    0.5μm以下で前記アスペクト比が1倍以上のゲイト
    電極を形成する工程と、 前記酸化物層を除去して前記ゲイト電極を露呈させる
    程と、 前記ゲイト電極をマスクとして前記不純物と同一導電型
    の不純物を前記単結晶シリコン島領域中に導入し、自己
    整合的に不純物濃度が前記第1の不純物領域の不純物濃
    度より小さい第2の不純物領域を形成する工程と、を有すること を特徴とする絶縁ゲイト型薄膜半導体装置
    の作製方法。
  5. 【請求項5】 単結晶シリコン上に形成された絶縁膜上
    に、多結晶シリコンよりなる幅に対する高さのアスペク
    ト比が1倍以上である第1及び第2のゲイト電極となる
    べき部分を形成する工程と、 前記第1のゲイト電極となるべき部分をマスクとして第
    1導電型の不純物を前記単結晶シリコン中に導入し、自
    己整合的に第1不純物領域を形成する工程と、 前記第2のゲイト電極となるべき部分をマスクとして第
    2導電型の不純物を前記単結晶シリコン中に導入し、自
    己整合的に第2不純物領域を形成する工程と、 熱酸化法によって、少なくとも前記第1及び第2のゲイ
    ト電極となるべき部分の表面を酸化し酸化物層を形成す
    る工程と、 前記酸化物層を除去して、それぞれ幅が0.5μm以下
    で前記アスペクト比が1倍以上の第1及び第2のゲイト
    電極を形成する工程と、 前記第1のゲイト電極をマスクとして第1導電型の不純
    物を前記単結晶シリコン中に導入し、自己整合的に不純
    物濃度が前記第1の不純物領域の不純物濃度より小さい
    第3不純物領域を形成する工程と、 前記第2のゲイト電極をマスクとして第2導電型の不純
    物を前記単結晶シリコン中に導入し、自己整合的に不純
    物濃度が前記第2の不純物領域の不純物濃度より小さい
    第4不純物領域を形成する工程と、を有する ことを特徴とする絶縁ゲイト型半導体装置の作
    製方法。
  6. 【請求項6】 単結晶シリコン上に形成された絶縁膜上
    に、多結晶シリコンよりなる幅に対する高さのアスペク
    ト比が1倍以上である第1及び第2のゲイト電極となる
    べき部分を形成する工程と、 前記第1のゲイト電極となるべき部分をマスクとして第
    1導電型の不純物を前記単結晶シリコン中に導入し、自
    己整合的に第1不純物領域を形成する工程と、 前記第2のゲイト電極となるべき部分をマスクとして第
    2導電型の不純物を前記単結晶シリコン中に導入し、自
    己整合的に第2不純物領域を形成する工程と、 熱酸化法によって、少なくとも前記第1及び第2のゲイ
    ト電極となるべき部分の表面を酸化し酸化物層を形成す
    ことでそれぞれ幅が0.5μm以下で前記アスペクト
    比が1倍以上の第1及び第2のゲイト電極を形成する工
    程と、 前記酸化物層を除去して前記第1及び第2のゲイト電極
    を露呈させる工程と、 前記第1のゲイト電極をマスクとして第1導電型の不純
    物を前記単結晶シリコン中に導入し、自己整合的に不純
    物濃度が前記第1の不純物領域の不純物濃度より小さい
    第3不純物領域を形成する工程と、 前記第2のゲイト電極をマスクとして第2導電型の不純
    物を前記単結晶シリコン中に導入し、自己整合的に不純
    物濃度が前記第2の不純物領域の不純物濃度より小さい
    第4不純物領域を形成する工程と、を有する ことを特徴とする絶縁ゲイト型半導体装置の作
    製方法。
  7. 【請求項7】 絶縁表面を有する基板上に形成された半
    導体島領域と、 前記半導体島領域内に形成されたチャネル形成領域と、 前記半導体島領域内にあって前記チャネル形成領域に接
    しかつ前記チャネル形成領域を挟んで形成された一対の
    第1不純物領域と、 前記半導体島領域内にあって前記一対の第1不純物領
    域に接しかつ前記チャネル形成領域および前記一対の第
    不純物領域を挟んで形成された一対の第2不純物
    領域と、 少なくとも前記チャネル形成領域上に形成されたゲイト
    絶縁膜と、 前記ゲイト絶縁膜上に形成され、幅が0.5μm以下で
    高さが幅の1倍以上であるゲイト電極とからなり、前記第1の不純物領域の不純物濃度は前記第2の不純物
    領域の不純物濃度より 小さく、 前記第1不純物領域の幅は10nmから0.1μmで
    あることを特徴とする絶縁ゲイト型薄膜半導体装置。
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