KR960000225B1 - 절연게이트형 반도체장치의 제작방법 - Google Patents

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KR960000225B1
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순페이 야마자끼
야스히코 다케무라
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순페이 야마자끼
가부시키가이샤 한도오따이 에네루기 겐큐쇼
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Abstract

내용 없음.

Description

절연게이트형 반도체장치의 제작방법

제1도는 본 발명에 의한 LDD의 제작방법을 나타내는 도면.

제2도는 종래의 LDD 제작방법을 나타내는 도면.

제3도는 본 발명을 이용한 단결정 반도체 기판상에 CMOS의 제작방법을 나타내는 도면.

제4도는 본 발명을 이용한 절연기판상에 NMOS의 제작방법을 나타내는 도면.

제5도는 본 발명에 의한 LDD의 제작방법을 나타내는 도면.

제6도는 본 발명을 이용한 단결정 반도체, 기판상에 CMOS의 제작방법을 나타내는 도면.

제7도는 본 발명에 의한 LDD의 제작방법을 나타내는 도면.

제8도는 본 발명을 이용한 단결정 반도체 기판상에 CMOS의 제작방법을 나타내는 도면.

본 발명은, 고속성이 우수하고, 또한 고집적화가 가능한 절연게이트전계효과형 반도체 소자(반도체 장치)의 제작방법에 관한 것이다. 본 발명에 의한 반도체 소자는, 마이크로 프로세서나 마이크로 콘트롤러, 마이크로 컴퓨터, 혹은 반도체 메모리 등에 사용되는 것이다.

반도체 소자의 미세화, 고집적화에 관하여, 많은 연구개발이 진행되고 있다. 특히, MOSFET라고 불리우는 절연게이트 전계효과 반도체소자의 미세화 기술의 진보는 눈부시다. MOS라는 것은, 금속(Metal)-산화물(Oxide)-반도체(Semiconductor)의 머리글자를 취한 것이다. 금속은, 순수한 금속이 아니라도, 충분히 도전율이 큰 반도체재료나, 반도체와 금속의 함금등도 포함된 넓은 의미에서 사용된다. 또한, 금속과 반도체의 사이의 산화물에 대신에, 순사한 산화물 뿐만 아니라, 질화물등 충분히 저항이 큰 절연성 재료가 이용되는 일도 있고, 그와 같은 경우에는, 엄밀하게는 MOS라고 하는 용어는 정확하지 않지만, 이하, 본 명세서에서는 질화물, 그 밖의 절연물도 포함하여 이와같이 구조를 갖는 전계효과형 소자를 MOSFET라고 칭하기로 한다.

MOSFET의 미세화는, 게이트전극의 폭을 작게하는 것에 의해 이루어진다. 게이트전극의 폭이 작아진다고 하는 것은, 그 말의 채널영역의 길이, 즉, 채널길이가 작아진다는 것으로, 이것은, 채널길이를 캐리어가 통과하는데 필요한 시간을 단축할 수 있게 하고 결과적으로는 고집적화와 함께 고속화를 가져온다.

그러나, 그 점에 의해, 다른 문제(단(短)채널효과)도 발생한다. 그 가운데 가장 중요한 것은 핫 엘렉트론(hot electron)의 문제이다. 종래와 같은, 충분히 불순물 농도가 큰 소스 및 드레인이라고 하는 불순물영역에, 극성이 반대인 불순물이 첨가된 채널영역이 끼워진 구조에서는, 채널영역을 좁힘에 따라서, 소스와 드레인에 인가되는 전압에 의해 채널영역과 불순물영역의 경계부근의 전계기 커지게 된다. 그 결과 MOSFET의 동작은 극히 불안정하게 된다.

그와같은 문제점을 해결할 목적으로 제창된 새로운 MOSFET의 구조가 LDD (Lightly-Doped-Drain)라고 하는 구조이다. 이것은 전형적으로는 제2도(d)에 나타낸 바와같다. 제2도(d)에 있어서, 불순물영역농도가 높은 영역(26)보다도 얕게 설치된 불순물농도가 낮은 영역(27)이 LDD라 불리운다. 이와같은 영역을 설치함으로써, 채널영역과 불순물영역의 경계부근의 전계를 낮추며, 소자의 동작을 안정화시킬 수 있게 되었다.

LDD는 통상, 제2도와 같이 형성된다. 제2도는 NMOS의 예를 나타냈는데 PMO S라도 동일하게 형성된다. 최초로, p형 반도체 기판상에 산화막과 도전성막이 형성되고, 이것들은 에칭되어 제2도(a)에 나타낸 바와같이 게이트 절연막(22)과 게이트전극 (21)이 된다. 그리고, 이 게이트전극을 마스크로서, 자기정합(셀프어라인)적으로, 예를들면, 이온투입법등에 의해, 비교적 불순물농도가 낮은(기호로는 n-로 나타낸다) 불순물(23)이 형성된다.

이어서, 이 위에 PSG와 같은 절연피막(24)이 형성된다. 그리고, 이 절연피막 (24)은, 바이어스 플라즈마에칭과 같은 이방성 에칭법(방향성 에칭법이라고도 한다)에 의해 제거되지만, 이방성 에칭 결과, 게이트전극의 측면에서는 PSG가 에칭되지 않고, 제2도(C)에 25로 나타낸 형상으로 남는다. 이 전류물을 스페이서라고 칭한다. 그리고, 이 스페이서(25)를 마스크로서, 셀프어라인 적으로 불순물 농도가 높은(기호로는 n+로 나타낸다) 불순물영역(26)이 형성된다. 그리고 이 n+형 불순물영역이 FET의 소스, 드레인으로 이용된다. 이와같은 LDD 구조를 채용함으로써, 종래의 방법에서는, O.5μm가 한계라고 했던 채널길이 0.1μm 까지 좁힐 수 있게 되었다.

그러나, 이것에 의해 단채널화의 문제점이 모두 해결된 것은 아니다. 또 하나의 문제점은 게이트 폭을 좁게하는 것에 의한 게이트전극의 저항 문제이다. 단 채널화에 의해, 동작속도를 향상시켰다고해도, 게이트전극의 저항이 크면, 그 만큼 전파속도가 저하된다.

게이트전극의 저항을 저하시키기 위해서는 예를들면, 종래 사용되어 왔던 불순물 농도가 높은 다결정실리콘 대신에 저항률이 낮은 금속 실리사이드를 이용하는 것이나, 게이트전극과 평행으로 알루미늄과 같은 저저항배선을 설치하는 것이 검토되어, 채용되고 있지만, 게이트전극의 폭이 0.3μm이하가 되는 상황에서는 한계에 이른다고 예상된다.

그 경우의 다른 해결방법으로서, 게이트전극의 높이와 폭의 비(애스펙트비 (aspet ration)를 크게하는 것을 생각할 수 있다. 게이트전극의 애스펙트비를 크게 함으로써, 게이트전극의 단면적을 크게하여, 저항을 낮출 수 있게 된다. 그러나 종래의 LDD는, 그 제작상의 문제때문에 애스펙트비를 무제한 크게할 수는 없었다.

그것은 이방성 에칭으로 형성된 스페이서의 폭이 게이트전극의 높이에 의존하기 때문이다. 통상, 스페이서의 폭은 게이트전극 높이의 20% 이상이 되었다. 따라서, 제2도의 LDD 영역 27의 폭(L)을 0.1μm으로 하는 경우에는, 게이트전극의 높이(h)는 0.5μm 이하가 아니면 안된다. 만일, 게이트전극이 그 이상의 높이가 되면, L은 0.1μm이상이 된다. 이것은, 소스, 드레인 간의 저항이 증가하는 것으로, 바람직하지 않다.

현재, 게이트전극의 높이(h)가 0.5μm, 게이트전극의 폭(W)이 0.1μm이라고 하자. 이 소자의 크기를 적게하여 W를 0.5μm로 하려면, 게이트전극의 저항을 유지하기 위해서는 h는 1.0μm이 아니면 안된다. 그러나, 그 때문에 L은 0.2μm가 되버린다. 즉 게이트전극의 저항은 변하지 않지만, 온(on)상태(게이트전극에 전압이 인가되어, 채널영역의 저항이 n-영역의 저항에 비하여 충분히 작아진 상태)에서 소스, 드레인 간의 저항이 2배가 된다. 한편 채널길이가 절반이 되었기 때문에, 소자는 2배의 속도로 응답될 것이라고 기대할 수 있지만, 소스, 드레인 간의 저항이 2배가 되었기 때문에 그것은 불가능해졌다. 결국 소자의 고집적화가 달성된 것 뿐으로, 속도면에서는 종래와 같다. 한편 L을 종래와 동일하게 유지하기 위해서는, h는 0.5μm로 하지 않으면 안되지만, 그렇게하면, 게이트전극의 조항이 2배가 되어, 결국 고속성은 얻어지지 않는다.

통상의 예에서는, 스페이서의 폭은, 게이트전극 높이의 5%~100%로, 앞에서 언급한 것보다도 훨씬 어려운 조건이 된다. 따라서 종래의 LDD 제작방법에서는 게이트전극의 애스팩트비는 1이하, 크게는 0.2이하였다. 또한, 이 스페이서의 폭은, 편차가 크고, 각 트랜지스터 간에서의 특성이 제작기 달라지는 일이 많았다. 이와같이, 종래의 LDD의 제작방법은 단채널의 안정성과 그것에 동반하는 고집적화와 고속성을 가진 반면, 그 제작성의 문제 때문에 보다 향상된 고속화, 고집적화를 저해하게 된다는 모순을 가지고 있었다.

본 발명은 LDD 구조를 제작하는 방법으로서, 애스팩트비가 1이상의 고 애스팩스비의 게이트전극에서도 아무런 문제없이 실시할 수 있는 완전히 새로운 방법을 제안한다. 상술한 바와같이, 미세화에 의해 이미 배선의 고 에스팩스비화는 피할 수 없는 문제이다.

본 발명의 전형적인 예를 제1도에 나타낸다. 이것은 NMOS의 경우이지만, PMOS라도 동일하게 실시할 수 있다. 최초로, p형 반도체기판상에 산화막과 도전성막이 형성되고, 이것은 에칭되어, 제1도(a)에 나타낸 바와 같이 게이트 절연막(12)과 게이트전극이 될 부분(11)이 된다. 그리고, 이 게이트전극이 될 부분을 마스크로서, 자기정합(셀프어라인)적으로, 예를들면, 이온투입법 등에 의해, 1×1020~5×1021-3정도의 불순물 농도가 큰(기호로는 n+)로 나타낸다)제2의 불순물영역(13)이 형성된다.

이어서, 게이트전극이 될 부분의 표면이 등방적으로 에칭되어, 그 표면이 후퇴한다. 그리고, 최종적으로는 게이트전극(15)이 남는다.(제1도(b)) 이때, 게이트전극이 될 부분을 구성하는 재료의 에칭속도 쪽이, 반도체 재료의 에칭속도보다도 큰 것이 필요하다. 그렇지 않으면 전극의 형성과 동시에 반도체기판이 크게 패이게 된다. 또한 에칭방법으로서는, 액체에 침지하는 것에 의한 습식에칭이나, 반응성 기체나 플라즈마중에서의 건식 에칭이라도 관계없다. 예를들면, 게이트전극의 재료를 알루미늄으로 하면, 염산으로 에칭할 수 있고, 한편 반도체 재료로서 일반적인 실리콘은 염산에서 에칭되지 않기 때문에 적합하다. 그러나, 에칭이 이방적으로 일어나는 방법은 채용하지 않는다. 즉 본 발명에서는, 게이트전극이 될 부분의 적어도 측면이 에칭될 필요가 있기 때문에, 예를들면 바이어스 플라즈마 에칭과 가은 이방성 에칭은 적합하지 않다.

또한, 이 예에서는, 게이트전극이 될 부분과 함께, 게이트 절연막도 제거되고 있지만, 게이트 절연막을 잔존시키고, 동일한 처리를 할 수도 있다. 이 경우에 있어서도, 게이트전극재료의 에칭속도가, 게이트 절연막 재료의 에칭속에 비해 충분히 클 필요가 있다.

그런데, 이와같이 하여 형성된 게이트전극(15)을 마스크로서, 셀프어라인적으로 1×1017~5×1018-3정도의 불순물농도가 낮은(기호로는 n-)로 나타낸다) 제2의 불순물영역(16)이 형성된다. 이 불순물영역 형성에는 이온투입법에 의해서도 좋고, 불순물 원소를 함유한 피막을 그 위에 형성하고, 이것에, 전자빔이나 레이저광을 조사함으로써 확산시켜도 좋다. 이와같이 하여, 종래의 LDD 제작 방법에 의한 경우와 동일한 형상을 갖는 LDD를 얻을 수 있었다. 이 공정에서 주목할 점을, 도면으로 명확해지듯이, LDD의 폭(L)이, 게이트전극의 높이에 제약되지 않기 때문에, 게이트전극의 애스팩트비를 크게할 수 있다는 점이다.

본 발명의 또 하나의 전형적인 예를 제5도에 나타낸다. 이것도 NMOS의 경우인데, PMOS라도 동일하게 실시할 수 있다. 최초로, p형의 반도체 기판상에 산화막(112)과 도전성막이 형성되고, 도전성막은 에칭되어, 제5도(a)에 나타낸 바와같이 게이트전극이 될 부분(11)이 된다. 또한 산화막의 읽는 게이트 절연막으로서 기능한다. 그리고, 이 게이트전극이 될 부분을 마스크로서, 자기정합(셀프오라인)적으로, 예를들면, 이온투입법등에 의해, 1×1021-3~5×1021-3정도의 불순물 농도가 높은(기호로는 n+)로 나타낸다.) 제1의 불순물영역(113)이 형성된다.

이어서, 열산화법에 의해, 게이트전극이 될 부분의 표면이 산화된다. 따라서, 게이트전극이 될 부분은 산화된 재료로 구성될 필요가 있다. 이 공정에 의해, 게이트전극이 될 부분의 표면이 후퇴한다. 그리고, 최종적으로는 산화물층(114)의 내부에 게이트전극(116)이 남는다. (제5도(b)) 또한, 게이트전극이 될 부분의 재료(111)가 다결정 실리콘이고, 산화막(112)이 산화규소라면, 실리콘 기판도, 산화막(112)을 통해 산화되지만, 그 속도는 게이트가 될 부분의 산화속도에 비해 충분히 낮다.

즉, 산화속도는 최초로 존재하는 산화막의 두께가 커지게 됨에 따라서 저하하기 때문이다. 일반적으로 실리콘의 열산화에 대해서는, 다음의 식이 성립함이 알려져 있다.

[수학식 1]

x2-x0 2+Ax-Ax0=Bt ........ (1)

여기에서, A, B는 실리콘 및 산화규소에 의존하는 정(+)의 정수이고, 온도나 실리콘의 면방위(面方位), 산소원자나 물의 실리콘 중에서의 확산속도등에 의존한다. 또한, x0는, 최초로 존재한 산화규소의 막두께이고, x는 시간 t만큼 경과했을때의 산화규소의 두께이다. (1)식을 변형하면, 다음의 식이 얻어진다.

[수학식 2]

△x(x+A0+A)=Bt

(단 △x=x-x0) ..........(2)

예를들면, 표면에 산화규소가 거의 형성되어 있지 않는 상태에서는 x0=0이기 때문에,

[수학식 3]

△x1+△Bt(X+A) ........(3)

이고, 한편, 최초로 상당히 두꺼운 막이 형성되어 있어 x~x0인 경우는,

[수학식 4]

△x2=Bt/(2x+A) ........(4)

가 된다. (3)과 (4)에서, 다른 조건이 동일할 때, 최초로 표면에 산화 규소막이 존재하지 않는 경우 족이 산화속도(△x/t로 나타낸다)가 큰 것을 알 수 있다. 이 계산은 상세한 것은 아니지만, 그 속도의 차는,

[수학식 5]

△x2/△x2=(2x+A).(x+A)<2 ........(5)

이다.

실제로, 1기압의 건조산소중에서의 단결정실리콘(100) 면의 열산화에서는 1000℃에서 100분 산화하는 경우에, 열산화 전에 표면에 산화규소가 형성되어 있지 않은 경우에는 산화규소가 100nm 형성되는데 비해, 열산화전에 표면에 100nm의 산화규소가 형성되어 있는 경우에는 산화규소의 막은 150nm 밖에 되지 않고, 같은 시간만큼 산화 했음에도, 후자는 50nm 두께의 산화규소가 새롭게 형성되는데에 지나지 안는다.

또한, 동일하게 900℃에서 100분의 열산화를 행한 경우에도, 열산 화전에 산화규소가 형성되어 있지 않은 경우에는, 50nm의 산화 규소가 형성되는데, 열산화전에 50nm 두께의 산화규소가 형성되어 있는 경우에는, 증가하는 산화규소의 두께는 20nm에 지나지 않고, 200분의 열처리에서도, 열산화전에 산화규소가 존재하지 않는 경우에는 열산화 결과, 두께 70nm의 산화규소가형성되는데 비해, 열산화전에 두께 90nm의 산화규소가 형성되어 있는 경우에는, 30nm밖에 산화규소는 증가하지 않는다.

더욱이, 열산화의 속도는 면방위에 크게 달라지고, 실리콘 100면의 속도는 111 면등의 다른면에 비해 산화속도가 느리다. 또한, 다결정 실리콘은 표면의 면방위가 제작이기 때문에, 당연히 면 100의 산화속도 보다 크고, 약 2배 정도 빨리 산화된다.

이상과 같은 이유에서, 제5도에 나타낸 바와 같이, 게이트전극이 될 부분에 형성된 산화규소의 두께는, 게이트 절연막을 통해 실리콘 기판상에 새롭게 형성되는 산화규소의 두께 보다도 훨씬 크고, 도면에 나타낸 바와같이 실리콘 기판 표면의 요철은 상당히 적다. 예를들면, 게이트전극이 될 부분(111)(다결정 실리콘)의 원래의 표면에서 100nm까지 산화한 경우에, 산화믹(112)(산화규소)의 밑의 실리콘 기판은 새롭게 25nm만큼 산화된다. 이 정도의 요철은 반도체 소자의 특성에는 심각한 영향을 주지 않는다.

다음으로, 이상과 같이 하여 형성된 산화물층(114)은 에칭에 의해 제거된다. 에칭방법으로서는, 액체에 침지하는 것에 의한 습식에칭이나, 반응성 기체나 플라즈마 중에서의 건식 에칭이라도 관계없다. 예를들면, 게이트전극이 될 부분(111)의 재료가 다결정 실리콘이라면, 산화물층(114)은 산화규소이고, 불산(弗酸)에서 에칭할 수 있다. 그리고 실리콘도 다결정이라도, 단결정이라도, 불산에서는 에칭되지 않기 때문에, 산화물층과 실리콘과의 게면까지 명확하게 에칭할 수 있어, 적합하다.

그런데, 이와같이 하여 형성된 게이트전극(116)을 마스크로 하여, 셀프어라인 적으로 1×1017~5×1018-3정도의 불순물 농도가 낮은 (기호로는 n-로 나타낸다) 제2의 불순물영역(117)이 형성된다. 이 불순물 영역형성에는, 이온투입법에 의해서도 좋고, 불순물 원소를 함유한 피막을 그 위에 형성하고, 그것에, 전자빔이나 레이저광을 조사하는 것에 의해 확산시켜도 좋다. 이렇게 하여, 종래의 LDD 제작방법에 의한 경우와 동일한 형상을 갖는 LDD를 얻을 수 있었다. 이 공정에서 주목할 점은, 도면에서 명확하듯이, LDD의 폭(L)이, 게이트전극의 높이에 제약되지 않기 때문에, 게이트전극의 애스팩트비를 크게할 수 있는 점이다.

본 발명의 또 하나의 전형적인 예를 제7도에 나타낸다. 이것은 NMOS의 경우인데, PMOS라도 동일하게 실시할 수 있다. 최초로, p형의 반도체 기판상에 산화막등이 도전성막이 형성되고, 이 절연막과 도전성막은 에칭되어 제7도(a)에 나타낸 바와같이 게이트전극이 될 부분(211) 및 게이트 절연막(212)이 된다.

그리고, 이 게이트전극이 될 부분을 마스크로서, 자기정합(셀프어라인)적으로, 예를들면, 이온투입법등에 의해, 1×1017~5×1018-3농도정도의 불순물농도가 낮은(기호로는 n-로 나타낸다) 제1의 불순물영역(213)이 형성된다.

이어서, 열산화법에 의해, 게이트전극이 될 부분의 표면이 산화된다. 따라서, 게이트전극이 될 부분은 산화되는 재료로 구성될 필요가 있다. 이 공정에 의해, 게이트전극이 될 부분의 표면이 후퇴한다. 그리고, 최종적으로 산화물층(214)의 내부에 게이트전극(215)이 남는다. (제7도(b)) 또한, 게이트전극이 될 부분의 재료(211)가 다결정 실리콘이고, 산화막(212)이 산화규소라면, 실리콘 기판도 산화되지만, 만일, 게이트 절연막(산화규소)이 게이트 전극 형성과 동시에 에칭되지 않고, 실리콘 기판이 산화규소막으로 덮혀 있다면, 그 속도는 게이트가 될 부분의 산화속도에 비교하면 충분히 낮다.

즉, 상기 (1)~(5)식으로 서술한 바와같이, 산화속도는 최초로 존재하는 산화막의 두께가 커짐에 따라 저하하기 때문이다.

더욱이, 열산화의 속도는 면방위에 의해 크게 다르다. 실리콘의 100면의 속도는 111면 등의 다른 면에 비해 산화속도가 낮다. 또한, 다결정 실리콘은 표면의 면방위가 제각각이기 때문에 당연히 100면의 산화속도보다 크고, 약 2배 정도 빠르게 산화된다. 이상과 같은 이유에서, 제7도에 나타낸 바와같이, 게이트전극이 될 부분에 형성되는 산화규소의 두께는, 게이트 절연막을 통해 실리콘 기판상에 새롭게 형성되는 산화규소의 두께 보다도 훨신 크고, 도면에 나타낸 바와같이 실리콘 기판의 표면 요철은 충분히 작다. 예를들면, 게이트전극이 될 부분(211)(다결정 실리콘)의 원래의 표면세어 100nm까지 산화한 경우에, 산화막(212)(산화규소) 밑의 실리콘 기판은 새롭게 25nm 만큼 산화된다. 이 정도의 요철은 반도체 소자의 특성에는 심각한 영향을 주지 않는다.

또한, 이 열산화의 과정에서는, 먼저 형성된 불순물영역(213)도 열에 의해 확산, 확대 된다. 본 발명에서는 소자를 전계효과형 트랜지스터로서 효율적으로 동작시킬 필요가 있기 때문에, 이와같이 확대된 불순물영역의 선단은 게이트전극의 양단과 기하학적으로 일치할 필요가 있다.

그런데, 이와같이 하여 형성된 게이트전극(215)과 그 주위의 산화물층(214)을 마스크로서, 셀프어라인적으로 1×1020~5×1021-3이라고 하는 불수물 농도가 큰(기호로는 n+로 나타낸다) 제2의 불순물영역(216)이 형성된다. 이와같이 하여, 종래의 LDD 제작 방법에 의한 경우와 동일한 형상을 갖는 LDD를 얻을 수있다. 이 공정에서 주목해야 할 점은, 도면에서 명확하듯이, LDD의 폭(L)이, 게이트전극의 높이에 제약을 받지 않기 때문에, 게이트전극의 애스팩트비를 크게할 수 있다는 점이다.

더욱이 본 발명에서는 LDD의 폭(L)을 극히 미묘하게 제어할 수 있다. 예를들면 L을 10nm~0.1㎛까지 임의로 변화시킬 수있다. 또한 이때 채널길이(W)로서는 0.5㎛ 이하가 가능하다. 종래의 방법에서는, LDD의 폭은 10nm 이하로 하는 것은 극히 곤란하여, 20% 정도의 오차는 당연했지만, 본 발명을 이용하면, LDD의 폭을 10~100nm에 있어서, 10% 정도의 오차로 제작할 수 있다.

L을 미세하게 제어할 수 있다는 것은, 에칭속도와 에칭의 깊이를 제어하는 것이 용이하고, 혹은 산화속도를 제어하는 것이 용이하다고 하다는 사실에 의거한다.

더욱이, 본 발명에서는 종래의 LDD 제작방법에 비하여, 스페이서가 될 절연피막을 형성할 필요가 없기 때문에 공정이 간략화되고, 생산성이 향상된다. 다음에 실시예를 나타내고, 보다 상세하게 본 발명을 설명한다.

[실시예 1]

본 발명을 이용한 실시예에 대하여 기재한다. 이 실시예에서는 단결정 반도체 기판상에 형성한 상보형 MOSFET 장치(CMOS)에 본 발명을 이용한 경우를 나타낸다. 본 실시예를 제3도에 나타낸다. 우선, 제3도(a)에 나타낸 바와같이, p형 단결정 실리콘 반도체 기판상에, 종래의 집적회로 제작방법을 사용하여, n형 웰(well)(33), 필드 (field) 절연물(31), 채널스톱퍼(p+형)(32), n+형 불순물영역(34),(36) p+형 불순물 영역(35), 인이 첨가된 n형 다결정 실리콘의 게이트전극(37)(NMOS용)과 동 38 (PMOS용)을 형성한다.

그 상세한 제작방법은 이하와 같다. 우선 불순물 농도가 1015cm-3정도의 p형 실리콘 웨이퍼에 인 이온을 주입하고, 다시 이것을 1,000℃에서 3~10시간 아닐하여, 인이온을 확산, 재분포시켜, 불순물 농도 1016cm-3정도의 n형 웰(33)을 형성한다. 또한 BF2+이온의 투입과 소위 LOCOS 법(국소산화법)에 의해, 채널 스톰퍼(32)와 필드 절연물(31)을 형성한다.

그후, 열산화법에의해, 두께 20nm의 게이트 절연박(산화규소)을 형성하고, 다시 인 농도 1021-3의 다결정 실리콘에 의해, 게이트전극이 될 부분(37),(38)을 형성한다. 이때, 게이트 절연막을 패터닝 하지 않는다. 그리고, 게이트전극이 될 부분 및 필요에 따라서는 다른 마스크 재료를 마스크로 하여 비소 이온을 투입하여, 불순물 농도 1021-3의 n+형 불순물영역(34),(36)을 형성하고, 다시 BF2+ 이온은 투입하여, 불순물 농도 1021-3의 p+형 불순물 영역(35)을 제작한다. 그리고, 이들 불순물영역은 900℃에서 1시간 아닐하는 것에 의해 활성화되어, 소스, 드레인 영역이 된다. 이와같이 하여 제3도(a)를 얻는다.

다음으로, 제3도(b)에 나타낸 바와 같이, 고주파 플라즈마 에칭법에 의해, 게이트전극이 될 부분을 에칭한다. 에칭 가스로서는 사불화 탄소(CF4)를 사용하고, 이것에 염소를 60% 혼합시켰다. 에칭시의 압력은 5Pa이고, 고주파의 출력은 0.2W/㎝2이었다. 이와같이 하여 게이트전극이 될 부분의 측면과 윗면을 10nm~0.1㎛, 예를들면, 50nm 만큼 에칭한다. 이렇게 하여, NMOS의 게이트전극(39)과 PMOS의 게이트전극(40)을 형성한다.

그후, 오산화인(P2O5)의 피막(41) 및 산화붕소(B2O3)의 피막(42)을 CVD법 혹은 도포법에 의해 형성하고, 패터닝 한다. CVD 법으로 피막을 형성하는 경우에는 포스핀(PH3) 혹은 디보란(B6H0)에 산소가스를 가하여 열분해하면 좋다. 또한, 도포법에서는, 오산화인이나 산화붕소를 실리카 유리의 미립자에 혼합시켜, 이것을 페이스트 (paste)상으로 한 것을 스핀코터에 의해 도포하면 좋다.

그리고, 제3도(c)에 나타낸 바와 같이, 엑시머 레이저, 예를들면, KrF 레이저(파장 248nm, 펄스 폭 10nsec)를 조사하여, 상기 피막중의 불순물 원소를 실리콘 기판중에 확산시킨다. 이때, 엑시머 레이저와 같은, 자외광 레이저를 이용하면, 자외광은 실리콘에서의 흡수가 크기 때문에 매우 얕은 불순물영역을 형성할 수 있다. 그러나, 레이저를 사용하는 도핑법에서는 불순물 농도의 미묘한 제어는 곤란하기 때문에, 종래와 같은 이온주입법을 이용해도 좋은 것은 말할 필요도 없다. 또한 이 레이저에 의한 도핑에서는 게이트전극(40)의 윗면에는 붕소가 도핑되지만, 게이트전극 전체에 대한 그 영향은 매우 적은 것은 분명한 것이다. 이와같이 하여 n-형의 불순물영역(43)과 p-형의 불순물영역(44)이 형성된다.

최후로 종래의 집적회로 제작의 경우와 동일하게 층간 절연물로서, 인 유리층 (45)을 형성한다. 인 유리층의 형성에는, 예를들면, 감압 CVA 법을 이용하면 좋다. 재료가스로서는, 모노시란(SiH4)과 산소(O2)와 포시핀(PH3)을 이용하고, 450℃에서 반응시켜서 얻어진다.

그후, 층간절연막에 전극형성용의 구멍을 뚫고, 알루미늄 전극을 형성한다. 이렇게 하여 제3도(d)에 나타낸 바와 같은 상보형 MOS 장치가 완성된다.

[실시예 2]

본 발명을 이용하여, 절연물 기판상에 NMOS 박막 트랜지스터(이하, TET라 한다)를 형성했기에, 그예를 기술한다. 본 실시예는 제4도에 의거하여 설명한다. 제4도는 2개의 NMOS-TFT가 제작되는 과정을 나타내고 있다. 우선, 합성석영등의 절연성 기판(51)상에, 패시베이션 막으로서, 산화규소층(52)을, 예를들면, 스퍼터링법에 의해, 두께 50~300nm으로 형성한다. CVD 법에 의해 형성해도 좋다.

그리고, 그 위에 아모르퍼스 실리콘층을, 플라즈마 CVD법 혹은 감압 CVD의 법에 의해, 두께 10~100nm, 예를들면 20nm 만큼 형성한다. 그후, 이 아모르퍼스 실리콘층은 섬형상으로 패터닝된다. 그리고, 그 위에 게이트절연물이 산화규소막을 플라즈마 CVD 법에 의해, 두께 10~100nm, 예를들면, 60nm 만큼 형성한다. 그리고 600℃에서 12~72시간 아닐하여, 아모르퍼스 실리콘층의 결정화를 행함과 동시에 산화 규소막의 트랩준위수의 저감을 도모한다.

그후, 알루미늄 피막을 예를들면, 500nm 만큼 형성한다. 알루미늄 피막의 두께는, 게이트 배선에서 요구되는 도전도를 고려하여 결정된다.그리고 공지된 리소그래피법에 의해 알루미늄 피막과 산화규소막을 에칭하고, 게이트전극이 될 부분(56)과 게이트 절연물(55)을 형성한다. 이때 게이트전극이 될 부분의 폭은, 100~500nm 바람직하게는 200~500n, 예를들면 400nm으로 한다. 그리고, 공지의 이온주입법에 의해, 게이트, 전극이 될 부분(56)을 마스크로 하여 비소이온을 주입한다. 이렇게 하여, n+ 불순물영역(53) 채널영역(54)을 형성한다. 이렇게 하여 제4도(a)를 얻는다.

다음으로, 제4도(b)에 나타낸 바와같이, 고주파 플라즈마 에칭법에 의해, 게이트전극이 될 부분을 에칭한다. 에칭 가스로서는 사염화탄소(CCl4)를 이용했다. 에칭시의 압력은 5Pa이고, 고주파의 출력은 0.2W/㎝2이었다. 이와같이 하여, 게이트전극이 될 부분의 측면과 위면을 10nm~0.1㎛, 예를들면, 60nm 만큼 에칭한다. 이렇게 하여, NMOS 의 게이트전극(57)을 형성한다.

더욱이, 제4도(c)에 나타낸 바와같이, 공지의 이온주입법에 의해, 새롭게 형성된 게이트전극(57)을 마스크로 하여 셀프어라인 적으로 n-형의 불순물영역(58)을 형성한다. 이상과 같이 하여 형성된 불순물영역(53),(58)은 어느 것도 이온주입에 의해 결정성이 현저하게 저하되어 있기 때문에, 엑시머 레이저에 의한 레이저 아닐에 의해, 그 결정성을 회복시킬 필요가 있다. 여기서 엑시머 레이저를 이용하면, 10nsec 이라는 단펄스이기 때문에, 불순물이 열에 의해 이동하여, 불순물영역의 계면이 불분명해지는 것을 방지할 수 있다. 특히, 본 실시예와 같이 LDD영역(58)의 폭이 불과 60nm인 경우에는, 종래의 집적회로 제작에 이용된 램프아닐이라는 방법으로는, 불순물이온이 확산해 버려, 바람직하지 않다.

그후, 층간절연물로서 인 유리층(59)을 감안 CVD 법에 의해 형성하고, 전극 (60)을 형성한다. 이렇게 하여, 제4도(d)에 나타난 바와 같이 NMOS-TFT 소자가 얻어진다.

[실시예 3]

본 발명을 이용한 실시예에 대하여 기재한다. 이 실시예에서는 단결정 반도체 기판상에 형성한 상보형 MOSFET 장치(CMOS)에 본 발명을 제6도에 나타낸다. 우선, 제6도(a)에 나타낸 바와같이, p형 단결정 실리콘 반도체 기판상에, 종래의 집적회로 제작방법을 사용하여, n형 웰(133), 필드 절연물(131), 채널 스톱퍼(p+형)(132), n+형 불순물영역(143),(136), p+형 불순물영역(135), 인이 도프된 n형 다결정 실리콘의 게이트전극(137)(NMOS용)과 동 138(PMOS)을 형성한다.

그 상세한 제작방법은 다음과 같다. 우선 불순물 농도가 1015-3정도의 p형 실리콘 웨이퍼에 인 이온을 주입하고, 다시 이것을 1,000℃에서 3~10시간 아닐하여, 인 이온을 확산, 재분포시켜, 불순물 농도 1016-3정도의 n형 웰(133)을 형성한다. 또한, BF2+ 이온의 투입과 소위 LOCOS법(국소산화법)에 의해, 채널 스톱퍼(132)와 필드 절연물(131)을 형성한다.

그후, 열산화법에 의해, 두께 70nm의 게이트 절연막(산화규소)과, 감암 CVD법에 의해, 두께 500nm인 농도 1021-3의 다결정 실리콘 막을 형성하고, 이것을 패터닝하여, 게이트전극이 될 부분(137),(138)을 형성한다. 이때, 게이트 산화막은 패터닝하지 않는다. 그리고, 게이트전극이 될 부분 및 필요에 따라서는 다른 마스크 재료를 마스코로 하여, 비소 이온을 투입하여, 불순물 농도 1021-3의 n+형 불순물영역(134), (136)을 형성하고, 다시 BF2+이온을 투입하여, 불순물 농도 1021/㎝-3의 p+형 불순물영역(135)을 제작한다. 그리고, 이들 불순물영역을 900℃에서 1시간 아닐하는 것에 의해 활성화되어, 소스, 드레인 영역이 된다. 이와같이 하여 제6도(a)를 얻는다.

다음으로, 제6도(b)에 나타낸 바와같이, 열산화법에 의해, 게이트전극이 될 부분을 산화한다. 산화의 조건으로서는, 예를들면, 건조산소 1기압중, 800℃에서 500분으로 한다. 이 열산화에 의해, 게이트전극이 될 부분의 주위에 두께 약 100nm의 산화규소층(139), (140)이 형성되고, 그 내부에 게이트전극(141),(142)이 남는다. 이 산화공정에서 게이트전극이 될 부분의 실리콘 표면은 약 50nm만큼 후퇴하고, 한편, 단결정 실리콘기판의 표면도 약 10nm만큼 후퇴했지만, 그 후퇴는 미세하기 때문에 도면에서는 명시하지 않는다. 또한, 반도체 소자의 특성에도 거의 영향을 주지 않는다.

그후, 기판마다 불산(10wt%)에 10분 침지하고, 상기 산화물층(139)(140)과 게이트 절연물등을 에칭한다. 그리고, 기판을 충분히 건조시킨 후, 오산화인(P2O5)의 피막(143) 및 산화붕소(B2O3)의 피막(144)을 CVD 법으로 피막을 형성하는 경우에는, 포시핀(PH3) 혹은 디보란(B2H6)에 산소가스를 가하여 열분해하면 좋다. 또한, 도포법으로는 오산화인이나 산화붕소를 실리카 유리의 미립자에 혼입시켜, 이것을 페이스트 상으로 한 것으로 스핀코터에 의해 도포하면 좋다.

그리고, 제6도(c)에 나타낸 바와같이, 엑시머 레이저, 예를들면, KrF 레이저(파장 248nm, 펄스 폭 10nsec)를 조사하여, 상기 파막중의 불순물 원소를 실리콘 기판중에 확산시킨다. 이때, 엑시머레이저와 같은, 자외광 레이저를 이용하면, 자외광은 실리콘에서의 흡수가 크기 때문에, 매우 얕은 불순물영역을 형성할 수 있다. 그러나, 레이저를 이용하는 도핑법으로서는 불순물 농도의 미묘한 제어는 곤란하기 때문에, 종래와 같은 이온주입법을 이용해도 좋은 것은 말할 필요도 없다. 또한, 이 레이저에 의한 도핑으로는 게이트전극(140)의 윗면에는 붕소가 도핑되지만, 게이트전극 전체에 대한 그 영향은 매우적은 것은 분명하다. 이와같이 하여 n-형의 불순물영역(145)과 p-형 불순물영역(146)이 형성된다.

최후로 종래의 집접회로의 제작 경우와 동일하게 층간절연 물로서, 인 유리층 (147)을 형성한다. 인 유리층의 형성에는, 예를들면, 감압 CVD 법을 이용하면 좋다. 재료 가스로서는, 모노시란(SiH4)과 산소(O2)와 포스핀(PH3)을 이용하여, 450%에서 반응시켜서 얻어진다.

그후, 층간절연막에 전극형성용의 구멍을 뚫고, 알루미늄 전극(148~151)을 형성한다. 이렇게 하여, 제3도(d)에 나타낸 바와 같은 상보형 MOS 장치가 완성된다.

[실시예 4]

본 발명을 이용한 실시예에 대하여 기재한다. 이 실시예에서는 기판상에 형성된 상보형 MOSFET(CMOS)에 본 발명을 이용한 경우를 나타낸다. 본 실시예를 제8도에 나타낸다. 우선, 제8도(a)에 나타낸 바와 같이, p형 단결정 실리콘 반도체 기판상에, 종래의 집적회로 제작방법을 사용하여, n형 웰(232), 필드 절연물(230), 채널 스톱퍼 (p+형)(231), n-형 불순물영역(234), n+형 불순물영역(236), p+형 불순물 영역 (233), p-형 불순물영역(235), 인이 첨가된 n형 다결정 실리콘의 게이트전극 (23 7 ) (NMOS용)과 동238(PMOS용)을 형성한다.

그 상세한 제작방법은 다음과 같다. 우선 불순물 농도가 1015-3정도의 p형 실리콘 웨이퍼 BF2+ 이온을 투입하여, 소위 LOCOS 법(국소산화법)에 의해, 채널 스톱퍼(231)와 필드 절연물(230)을 형성한다. 또한, 이것에 인층 주입하고, 1,000℃에서 3~10시간 아닐하여, 인 이온을 확산, 재분포시켜 불순물 농도 1016-3정도의 n형 웰을 형성한다.

그후, 열산화법에 의해, 두께 70nm의 게이트 절연막(산화규소)과, 감안 CVD 법에 의해 두께 500nm인 농도 1021-3의 다결정 실리콘막을 형성하고, 이것을 패터닝하여, 게이트전극이 될 부분(237),(238)을 형성한다. 그리고, 비소이온을 투입하여 불순물 농도 1021-3정도의 n+형 불순물영역(236)과, BF2+ 이온을 투입하여 불순물 농도 1021-3의 p+형 불순물영역(233)을 형성한다. 그리고 그후, 게이트전극이 될 부분 및 필요에 따라서는 다른 마스크를 이용하여, 불순물 농도 1018-3의 n-형 불순물영역(234)을 형성하고, 또한 BF2+ 이온을 투입하여 불순물 농도 1018-3의 p+형 불순물영역(235)을 제작한다. 불순물영역(234),(235)의 깊이는 20nm으로 했다. 그리고, 이들 불순물영역은 900℃에서 1시간 아닐에 의해 활성화되어, 소스, 드레인 영역이 된다. 이와같이 하여 제3도(a)을 얻는다.

다음으로, 제8도(b)에 나타낸 바와같이, 열산화법에 의해, 게이트전극이 될 부분을 산화한다. 산화의 조건으로서는, 예를들면 건조산소 1기압중, 800℃에서 500분으로 한다. 이 열산화에 의해 게이트전극이 될 부분의 주위에 두께 약 100nm의 산화규소층(239),(240)이 형성되고, 그 내부에 게이트전극(241),(242)이 남는다. 이 산화공정에서 게이트전극이 될 부분의 실리콘 표면은 약 50nm만큼 후퇴하고, 한편, 단결정 실리콘 기판의 표면도 약 10nm 만큼 후퇴했지만, 그 후퇴는 극히 미소한 것으로 반도체 소자의 특성에는 거의 영향을 주지 않는다.

이어서, 재차 이온주입법에 의해, n+형의 불순물영역(243)과 p+형 불순물영역 (244)를 형성한다. 어느 불순물영역도 불순물 농도는 1×1021-3정도로 한다. 이 불순물영역의 깊이는 100nm으로 했다.

최후로 종래의 집적회로의 제작경우와 동일하게 층간절연물로서, 인 유리층 (245)을 형성한다. 인 유리층의 형성에는, 예를들면 CVD 법을 이용하면 좋다. 재료가스로는, 모노시란(SiH4) 과 산소(O2)와 포스핀(PH3)을 이용하여, 450℃에서 반응시켜서 얻어진다.

그후, 층간절연막을 전극형성용의 구멍을 뚫고, 알루미늄 전극(426~249)을 형성한다. 이렇게 하여 제8도(d)에 나타낸 바와같은 상보형 MOS 장치가 완성된다.

본 발명에 의해, 극히 제약이 적은 LDD형 MOSFET를 제작할 수 있게 되었다. 본문중에서도 서술한 바와같이, 본 발명을 이용하면, 게이트전극의 애스펙트비에 거의 제한을 받는 일이 없이 LDD영역을 형성할 수 있다. 또한, 그 LDD영역의 폭은 10~100nm의 사이에서 극히 정밀하게 제어할 수 있다. 특히 본 발명은, 단채널화에 따라, 더욱 진전될 것이라고 생각되는 게이트전극의 고 애스펙트비화에 대해서 유효한 방법이다.

물론, 종래와 같은 애스팩트비가 1이하의 저 애스팩트비의 게이트전극에 있어서도, 본 발명을 사용하는 것은 가능하고, 종래의 LDD 제작방법에 비해서,절연막의 형성과 그 이방성 에칭 공정이 불필요하게 되고, 또한, LDD영역의 폭도 정밀하게 제어할 수 있기 때문에, 본 발명의 효과는 현저하다.

본 발명은 주로 실리콘계의 반도체장치에 대하여 기술했는데, 게르마늄이나 탄화규소, 비화갈륨등의 다른 재료를 사용하는 반도체장치에서도 본 발명이 적용될 수 있음을 명백하다. 더욱이 본 발명에서는, 게이트전극의 산화특성이 중요한 역할을 이루는데, 본 발명에서 주로 기술한 실리콘 게이트 이외에도, 텅스텐이나 올리브덴, 크롬, 알루미늄, 혹은 그들의 규화물, 탄화물들을 게이트전극으로 이용해도 좋다. 또한 실시예에서는 단결정 반도체 기판상에 MOSFET의 제작동정에 대하여 기술했는데, 석영이나 사파이어등의 절연성 기판상에 형성된 다결정 혹은 단결정 반도체 피막을 이용한 박막 트랜지스터(TFT)의 제작에도 본 발명이 적용될 수 있음이 명백하다.

Claims (11)

  1. 반도체상에 형성된 절연물 피막상에, 게이트전극이 될 부분을 형성하는 공정과, 상기 부분을 마스크로서 불순물을 반도체중에 도입하고, 자기정합적으로 제1의 불순물영역을 형성하는 공정과, 상기부분의 적어도 측면을 에칭에 의해 제거하는 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로서 불순물을 반도체중에 도입하고,자기정합적으로 제2의 불순물영역을 형성하는 공정을 갖는 점을 특징으로하는 절연 게이트형 반도체장치의 제작방법.
  2. 제1항에 있어서, 게이트전극의 높이는, 그 폭의 1배 이상인 점을 특징으로 하는 절연 게이트형 반도체장치의 제작방법.
  3. 제1항에 있어서, 제1의 불순물영역의 불순물 농도는, 제2의 불순물영역의 불순물농도보다도 큰 점을 특징으로 하는 절연 게이트형 반도체장치의 제작방법.
  4. 반도체상에 형성된 절연성 피막상에, 게이트전극이 될 부분을 형성하는 공정고, 상기 부분을 마스크로서 불순물을 반도체중에 도입하고, 자기정합적으로 제1의 불순물영역을 형성하는 공정과, 상기 부분의 적어도 측면을 산화하는 공정과, 상기 공정에 의해 산화된 부분을 제거하여 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로서 불순물을 반도체중에 도입하고, 자기정합적으로 제2의 불순물 영역을 형성하는 공정을 갖는 점을 특징으로 하는 절연 게이트형 반도체장치의 제작방법.
  5. 제4항에 있어서, 게이트전극의 높이는, 그 폭의 1배이상 인 점을 특징으로 하는 절연 게이트형 반도체장치의 제작방법.
  6. 제4항에 있어서, 제1의 불순물영역의 불순물 농도는, 제2의 불순물영역의 불순물농도 보다도 큰 점을 특징으로 하는 절연 게이트형 반도체장치의 제작방법.
  7. 단결정 실리콘 상에 형성된 절연물 피막상에, 다결정 실리콘으로 이루어진 게이트전극이 될 부분을 형성하는 공정과, 상기 부분을 마스크로서 불순물을 반도체중에 도입하고, 자기정합적으로 제1의 불순물영역을 형성하는 공정과, 열산법에 의해, 상기 부분을 산화하는 공정과, 상기 공정에 의해 산화된 부분을 제거하여 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로서 불순물을 반도체중에 도입하고, 자기정합적으로 제2의 불순물 영역을 형성하는 공정을 갖는 점을 특징으로 하는 절연 게이트형 반도체장치의 제작방법.
  8. 반도체상에 형성된 절연성 피막상에, 게이트전극이 될 부분을 형성하는, 공정과, 상기 부분을 마스크로서 불순물을 반도체중에 도입하고, 자기정합적으로 제1의 불순물영역을 형성하는 공정과, 상기 부분의 적어도 측면을 산화하는 공정과, 상기 공정에 의해 산화된 게이트전극 부분을 마스크로서 불순물을 반도체중에 도입하고, 자기정합적으로 제2의 불순물영역을 형성하는 공정을 갖는 점을 특징으로 하는 절연 게이트형 반도체장치의 제작방법.
  9. 제8항에 있어서, 게이트전극이 높이는, 그 폭의 1배 이상인 점을 특징으로 하는 절연 게이트형 반도체장치의 제작방법.
  10. 제8항에 있어서, 제1의 불순물영역의 불순물 농도는, 제2의 불순물영역의 불순물농도 보다도 낮은 점을 특징으로 하는 절연 게이트형 반도체장치의 제작방법.
  11. 단결정 실리콘상에 형성된 절연성 피막상에, 다결정 실리콘으로 이루어진 게이트전극이 될 부분을 형성하는 공정과, 상기 부분을 마스크로서 불순물을 반도체중에 도입하고, 자기정합적으로 제1의 불순물영역을 형성하는 공정과, 열산화법에 의해 상기 부분을 산화하는 공정과, 상기 공정에 의해 산화된 부분을 마스크로서 불순물을 반도체중에 도입하고, 자기정합적으로 제2의 불순물영역을 형성하는 공정을 갖는 점을 특징으로 하는 절연 게이트형 반도체장치의 제작방법.
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