JPS61212067A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS61212067A JPS61212067A JP5387785A JP5387785A JPS61212067A JP S61212067 A JPS61212067 A JP S61212067A JP 5387785 A JP5387785 A JP 5387785A JP 5387785 A JP5387785 A JP 5387785A JP S61212067 A JPS61212067 A JP S61212067A
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- Japan
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- gate electrode
- mask
- impurity concentration
- polycrystalline silicon
- drain
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置特に絶縁ゲート型電界効果トラン
ジスタ（ＭＯＳ−ＦＥＴ ）の製法に関する。
ジスタ（ＭＯＳ−ＦＥＴ ）の製法に関する。
本発明は、ＬＤＤ構造の絶縁ゲート型電界効果トランジ
スタの製法において、ゲート電極をマスクとじて半導体
基体に低不純物濃度のソース及びドレイン領域を形成し
て後、ゲート電極表面を熱酸化し、その熱酸化による絶
縁層をマスクとして高不純物濃度のソース及びドレイン
領域を形成することにより、製造工程の簡略化を図った
ものである。
スタの製法において、ゲート電極をマスクとじて半導体
基体に低不純物濃度のソース及びドレイン領域を形成し
て後、ゲート電極表面を熱酸化し、その熱酸化による絶
縁層をマスクとして高不純物濃度のソース及びドレイン
領域を形成することにより、製造工程の簡略化を図った
ものである。
絶縁ゲート型電界効果トランジスタの大規模集積回路（
ＭＯＳ−ＬＳＩ ）においては、そのゲート長が短かく
なるにつれて、ドレイン近傍に集中する電界のためにホ
ットキャリアがゲート酸化膜中に捕獲されしきい値電圧
Ｖｔｈが変動するという現象が発生する。そこで開発さ
れたのが、Ｌ Ｄ Ｄ （ＬｉｇｈｔｌｙＤｏｐｅｄ
Ｄｒａｉｎ）構造である。
ＭＯＳ−ＬＳＩ ）においては、そのゲート長が短かく
なるにつれて、ドレイン近傍に集中する電界のためにホ
ットキャリアがゲート酸化膜中に捕獲されしきい値電圧
Ｖｔｈが変動するという現象が発生する。そこで開発さ
れたのが、Ｌ Ｄ Ｄ （ＬｉｇｈｔｌｙＤｏｐｅｄ
Ｄｒａｉｎ）構造である。
現在知られているＬＤＤ構造の製法としては、第２図及
び第３図に示すものがある。
び第３図に示すものがある。
第２図の例は、先ず第１導電型のシリコン半導体基体（
１１の一主面上にゲート絶縁層（２）を介して多結晶シ
リコン層を形成し、これを選択エッチングして多結晶シ
リコンのゲート電極（３）を形成し、このゲート電極（
３）をマスクにイオン注入で低不純物濃度の第２導電型
即ちｎ型のソース領域（４ａ）及びドレイン領域（５ａ
）を形成する０次にゲート電極（３）表面を酸化して後
、全面にＣＶＤ （化学気相成長）法にて厚いＳｉＯ２
層（６）を成長させる。（７）は酸化膜である（図Ａ）
。次に異方性エツチング例えば反応性イオンエツチング
にてＳｉＯ２層（６）を全面エツチングし、ゲート電極
（３）にＳｉＯ２による側壁部（６Ａ）を形成する（図
Ｂ）０次にこのゲート電極（３）及び側壁部（６Ａ）を
マスクにイオン注入で高不純物濃度の第２導電型のソー
ス領域（４ｂ）及びドレイン領域（５ｂ）を形成するよ
うになされる（図Ｃ）。
１１の一主面上にゲート絶縁層（２）を介して多結晶シ
リコン層を形成し、これを選択エッチングして多結晶シ
リコンのゲート電極（３）を形成し、このゲート電極（
３）をマスクにイオン注入で低不純物濃度の第２導電型
即ちｎ型のソース領域（４ａ）及びドレイン領域（５ａ
）を形成する０次にゲート電極（３）表面を酸化して後
、全面にＣＶＤ （化学気相成長）法にて厚いＳｉＯ２
層（６）を成長させる。（７）は酸化膜である（図Ａ）
。次に異方性エツチング例えば反応性イオンエツチング
にてＳｉＯ２層（６）を全面エツチングし、ゲート電極
（３）にＳｉＯ２による側壁部（６Ａ）を形成する（図
Ｂ）０次にこのゲート電極（３）及び側壁部（６Ａ）を
マスクにイオン注入で高不純物濃度の第２導電型のソー
ス領域（４ｂ）及びドレイン領域（５ｂ）を形成するよ
うになされる（図Ｃ）。
′ また、第３図の例は、第１導電型の半導体基体（１
）に、多結晶シリコンのゲート電極（３）をマスクにイ
オン注入で低不純物濃度の第２導電型のソース領域（４
ａ）及びドレイン領域（５ａ）を形成して後、酸化膜（
７）を介して全面に多結晶シリコン層（８）を形成し、
さらに酸化して多結晶シリコン層（８）表面に酸化膜（
９）を形成する（図Ａ）。次に、例えば反応性イオンエ
ツチングによりこの酸化膜（９）をエツチングし、多結
晶シリコン層（８）に酸化膜（９）による側壁部（９＾
）を残す（図Ｂ）。次に再び反応性イオンエツチングに
て多結晶シリコン層（８）をエツチングしてゲート電極
（３）に多結晶シリコン層（８）による側壁部（８Ａ）
を形成し、この側壁部（８Ａ）及びゲート電極（３）を
マスクにイオン注入で基体（１１に高不純物濃度の第２
導電型のソース領域（４ｂ）及びドレイン領域（５ｂ）
を形成する（図Ｃ）。然る後、側壁部（８Ａ）を除去す
るようになされる（図Ｄ）。
）に、多結晶シリコンのゲート電極（３）をマスクにイ
オン注入で低不純物濃度の第２導電型のソース領域（４
ａ）及びドレイン領域（５ａ）を形成して後、酸化膜（
７）を介して全面に多結晶シリコン層（８）を形成し、
さらに酸化して多結晶シリコン層（８）表面に酸化膜（
９）を形成する（図Ａ）。次に、例えば反応性イオンエ
ツチングによりこの酸化膜（９）をエツチングし、多結
晶シリコン層（８）に酸化膜（９）による側壁部（９＾
）を残す（図Ｂ）。次に再び反応性イオンエツチングに
て多結晶シリコン層（８）をエツチングしてゲート電極
（３）に多結晶シリコン層（８）による側壁部（８Ａ）
を形成し、この側壁部（８Ａ）及びゲート電極（３）を
マスクにイオン注入で基体（１１に高不純物濃度の第２
導電型のソース領域（４ｂ）及びドレイン領域（５ｂ）
を形成する（図Ｃ）。然る後、側壁部（８Ａ）を除去す
るようになされる（図Ｄ）。
しかし乍ら、第２図の製法においては、ＣＶＤ法により
厚いＳｉＯ２層（６）を形成する工程、異方性エツチン
グによって側壁部（６Ａ）を形成する工程が必要である
。しかもソース領域及びドレイン領域上の酸化膜（７）
の膜厚は厚くできず、ＳｉＯ２層（６）のエツチングの
際、この酸化膜（７）が除去されシリコン面が露出する
場合がある。このように、第２図の製法では工程数が多
いと同時に、工程上の危険性が伴うという欠点があった
。また第３図の製法においても第２図と同様に工程数が
多くなる等の欠点があった。
厚いＳｉＯ２層（６）を形成する工程、異方性エツチン
グによって側壁部（６Ａ）を形成する工程が必要である
。しかもソース領域及びドレイン領域上の酸化膜（７）
の膜厚は厚くできず、ＳｉＯ２層（６）のエツチングの
際、この酸化膜（７）が除去されシリコン面が露出する
場合がある。このように、第２図の製法では工程数が多
いと同時に、工程上の危険性が伴うという欠点があった
。また第３図の製法においても第２図と同様に工程数が
多くなる等の欠点があった。
本発明は、上述の点に鑑み、工程を簡略化してＬＤＤ構
造のＭＯＳ−ＰＥＴを製造できるようにした半導体装置
の製法を提供するものである。
造のＭＯＳ−ＰＥＴを製造できるようにした半導体装置
の製法を提供するものである。
本発明は、第１導電型のシリコン半導体基体（１）の−
主面上にゲート絶縁層（２）を介して多結晶シリコンよ
りなるゲート電極（３）を形成する。次に、このゲート
電極（３）をマスクとしてイオン注入法により低不純物
濃度の第２導電型のソース領域（４ａ）及びドレイン領
域（５ａ）を形成する。次に熱酸化してゲート電極（３
）の表面に絶縁層（１１）を形成し、この絶縁層（１１
）をマスクとしてイオン注入法により高不純物濃度の第
２導電型のソース領域（４ｂ）及びドレイン領域（５ｂ
）を形成する。
主面上にゲート絶縁層（２）を介して多結晶シリコンよ
りなるゲート電極（３）を形成する。次に、このゲート
電極（３）をマスクとしてイオン注入法により低不純物
濃度の第２導電型のソース領域（４ａ）及びドレイン領
域（５ａ）を形成する。次に熱酸化してゲート電極（３
）の表面に絶縁層（１１）を形成し、この絶縁層（１１
）をマスクとしてイオン注入法により高不純物濃度の第
２導電型のソース領域（４ｂ）及びドレイン領域（５ｂ
）を形成する。
単結晶シリコンと多結晶シリコンを熱酸化した場合、多
結晶シリコン表面の方が単結晶シリコン表面より酸化速
度が早い。従って、上述の製法では、多結晶シリコンの
ゲート電極（３）をマスクに低不純物濃度のソース領域
（４ａ）及びドレイン（５ａ）を形成した後、熱酸化す
ると、多結晶シリコンのゲート電極（３）の表面が基体
（１）の表面より速く酸化されるためにゲート電極（３
）の表面には厚い絶縁層（１１）が形成される。この結
果、ゲート電極（３）の側面にも厚い絶縁層による側壁
部（ＩＩＡ）が形成される。従って、この絶縁層（１１
）をマスクに高濃度の不純物をイオン注入すれば、高不
純物濃度のソース領域（４ｂ）及びドレイン領域（５ｂ
）はゲート電極（３）の側端より離れた位置に形成され
、所謂ＬＤＤ構造が得られる。
結晶シリコン表面の方が単結晶シリコン表面より酸化速
度が早い。従って、上述の製法では、多結晶シリコンの
ゲート電極（３）をマスクに低不純物濃度のソース領域
（４ａ）及びドレイン（５ａ）を形成した後、熱酸化す
ると、多結晶シリコンのゲート電極（３）の表面が基体
（１）の表面より速く酸化されるためにゲート電極（３
）の表面には厚い絶縁層（１１）が形成される。この結
果、ゲート電極（３）の側面にも厚い絶縁層による側壁
部（ＩＩＡ）が形成される。従って、この絶縁層（１１
）をマスクに高濃度の不純物をイオン注入すれば、高不
純物濃度のソース領域（４ｂ）及びドレイン領域（５ｂ
）はゲート電極（３）の側端より離れた位置に形成され
、所謂ＬＤＤ構造が得られる。
以下、第１図を用いて本発明による半導体装置の製法の
実施例を説明する。
実施例を説明する。
本例においては、先ず第１図Ａに示すように、第１導電
型例えばｐ型のシリコン半導体基体（１）の−主面に例
えば５ｉ０２によるゲート絶縁層（２）を介して多結晶
シリコンを形成し、これを選択エツチングして多結晶シ
リコンのゲート電極（３）を形成する。そして、このゲ
ート電極（３）をマスクとしてｎ型不純物であるリン（
Ｐ）をドーズ量がＩ Ｘ ＩＱｉ３ Ｃｓ−２となるよ
うにイオン注入して基体表面に低不純物濃度のｎ型のソ
ース領域（４ａ）及びドレイン領域（５ａ）を形成する
。
型例えばｐ型のシリコン半導体基体（１）の−主面に例
えば５ｉ０２によるゲート絶縁層（２）を介して多結晶
シリコンを形成し、これを選択エツチングして多結晶シ
リコンのゲート電極（３）を形成する。そして、このゲ
ート電極（３）をマスクとしてｎ型不純物であるリン（
Ｐ）をドーズ量がＩ Ｘ ＩＱｉ３ Ｃｓ−２となるよ
うにイオン注入して基体表面に低不純物濃度のｎ型のソ
ース領域（４ａ）及びドレイン領域（５ａ）を形成する
。
次に、Ｎ２雰囲気中、９００℃でアニール処理してソー
ス領域（４ａ）及びドレイン領域（５ａ）を活性化する
。
ス領域（４ａ）及びドレイン領域（５ａ）を活性化する
。
次に、第１図Ｂに示すように、８５０℃で熱酸化してゲ
ート電極（３）の表面及び基体（１）表面の全面に酸化
層（工１）を形成する。ここで、単結晶シリコンと多結
晶シリコンを同時に熱酸化すると、両者の間では酸化速
度に大きな差が生じ、例えばｌ：５の比率で多結晶シリ
コン表面の方が厚く酸化される。従って、第１図Ｂの工
程では多結晶シリコンのゲート電極（３）表面が単結晶
シリコンの基体（１３表面より厚く酸化され、例えば０
．２μｍ以上の厚さの酸化層（１工）が形成され、ゲー
ト電極（３）側面にも厚い酸化層による側壁部（ＩＩＡ
）が形成される。
ート電極（３）の表面及び基体（１）表面の全面に酸化
層（工１）を形成する。ここで、単結晶シリコンと多結
晶シリコンを同時に熱酸化すると、両者の間では酸化速
度に大きな差が生じ、例えばｌ：５の比率で多結晶シリ
コン表面の方が厚く酸化される。従って、第１図Ｂの工
程では多結晶シリコンのゲート電極（３）表面が単結晶
シリコンの基体（１３表面より厚く酸化され、例えば０
．２μｍ以上の厚さの酸化層（１工）が形成され、ゲー
ト電極（３）側面にも厚い酸化層による側壁部（ＩＩＡ
）が形成される。
次に、第１図Ｃに示すようにこの酸化層（１１）をマス
クとして例えばリン（Ｐ）を高濃度にイオン注入して高
不純物濃度のｎ型のソース領域（４ｂ）及びドレイン領
域（５ｂ）を形成し、同時に低抵抗のシリコンゲート電
極（３）を形成する。
クとして例えばリン（Ｐ）を高濃度にイオン注入して高
不純物濃度のｎ型のソース領域（４ｂ）及びドレイン領
域（５ｂ）を形成し、同時に低抵抗のシリコンゲート電
極（３）を形成する。
これ以後は通常の工程でゲート、ソース及びドレインの
各電極を形成して目的のＬＤＤ構造のＭＯＳ−ＦＢＴを
得る。
各電極を形成して目的のＬＤＤ構造のＭＯＳ−ＦＢＴを
得る。
尚、ゲート電極（３）を構成する多結晶シリコンの厚さ
は、酸化の減り分を見込んで厚く成長しておくことによ
り、ゲート電極の導電率を確保することができる。また
、多結晶シリコンによる２層配線構造の場合には、第１
図Ｂの熱酸化による酸化層（１１）を多結晶シリコン間
の眉間絶縁層として用いることができる。なお、層間膜
を含めた表面段差は従来からの大規模集積回路と変わら
ない。
は、酸化の減り分を見込んで厚く成長しておくことによ
り、ゲート電極の導電率を確保することができる。また
、多結晶シリコンによる２層配線構造の場合には、第１
図Ｂの熱酸化による酸化層（１１）を多結晶シリコン間
の眉間絶縁層として用いることができる。なお、層間膜
を含めた表面段差は従来からの大規模集積回路と変わら
ない。
上述の製法によれば、単結晶シリコンと多結晶シリコン
との熱酸化速度に差があることを利用し、多結晶シリコ
ンのゲート電極（３）をマスクとして低不純物濃度のソ
ース領域（４ａ）及びドレイン領域（５ａ）を形成して
後、全面を熱酸化することにより、熱酸化という１工程
でゲート電極（３）の側面に爾後マスクとなる厚い酸化
層による側壁部（ＩＩＡ）が簡単に形成される。従うて
、全体の製造工程が簡略化され、ＬＤＤ構造のＭＱＳ−
ＦＥＴが容易に製造できる。また、側壁部（ＩＩＡ ）
の形成に際して、従来のような異方性エツチング工程が
ないため、シリコン基体（１１表面を露出させるという
危険性もない。さらに多結晶シリコンによる２層配線構
造を得る場合においても、第１層配線の多結晶シリコン
を熱酸化して形成した厚い酸化膜を眉間絶縁膜として用
いれば、ＣＶＤ５ｉ０２等の成長を必要とせずに工程を
簡単して２層配線構造が得られる。
との熱酸化速度に差があることを利用し、多結晶シリコ
ンのゲート電極（３）をマスクとして低不純物濃度のソ
ース領域（４ａ）及びドレイン領域（５ａ）を形成して
後、全面を熱酸化することにより、熱酸化という１工程
でゲート電極（３）の側面に爾後マスクとなる厚い酸化
層による側壁部（ＩＩＡ）が簡単に形成される。従うて
、全体の製造工程が簡略化され、ＬＤＤ構造のＭＱＳ−
ＦＥＴが容易に製造できる。また、側壁部（ＩＩＡ ）
の形成に際して、従来のような異方性エツチング工程が
ないため、シリコン基体（１１表面を露出させるという
危険性もない。さらに多結晶シリコンによる２層配線構
造を得る場合においても、第１層配線の多結晶シリコン
を熱酸化して形成した厚い酸化膜を眉間絶縁膜として用
いれば、ＣＶＤ５ｉ０２等の成長を必要とせずに工程を
簡単して２層配線構造が得られる。
また、眉間絶縁膜を含めた表面段差は従来の大規模集積
回路と変わらない。
回路と変わらない。
上述せる如く、本発明によればＬＤＤ構造のＭＯＳ−Ｆ
ＥＴの製造に際し、特に、低不純物濃度のソース領域（
４ａ）及びドレイン領域（５ａ）の形成後に、熱酸化工
程のみでゲート電極側面に爾後マスクとなる側壁部（Ｉ
ＩＡ）が形成されるので、製造工程が簡略化される。ま
た側壁部（ＩＩＡ）の形成工程では従来のような異方性
エツチングを不要とするので、シリコン基体表面が露出
等の危険性は全くなくなる。
ＥＴの製造に際し、特に、低不純物濃度のソース領域（
４ａ）及びドレイン領域（５ａ）の形成後に、熱酸化工
程のみでゲート電極側面に爾後マスクとなる側壁部（Ｉ
ＩＡ）が形成されるので、製造工程が簡略化される。ま
た側壁部（ＩＩＡ）の形成工程では従来のような異方性
エツチングを不要とするので、シリコン基体表面が露出
等の危険性は全くなくなる。
従って、本発明はＭＯＳ−ＦＥＴの大規模集積回路、超
大規模集積回路等の製造に通用して好適ならしめ得る。
大規模集積回路等の製造に通用して好適ならしめ得る。
第１図Ａ−Ｃは本発明による半導体装置の製法の実施例
を示す工程図、第２図Ａ−Ｃ及び第３図Ａ−Ｄは夫々従
来の半導体装置の製法例を示す工程図である。 （１１は半導体基体、（２）はゲート絶縁層、（４ａ）
及び（５ａ）は低不純物濃度のソース領域及びドレイン
領域、（４ｂ７及び（５ｂ）は高不純物濃度のソース領
域及びドレイン領域、（１１）は熱酸化による絶縁層、
（ＩＩＡ ’）は側壁部である。
を示す工程図、第２図Ａ−Ｃ及び第３図Ａ−Ｄは夫々従
来の半導体装置の製法例を示す工程図である。 （１１は半導体基体、（２）はゲート絶縁層、（４ａ）
及び（５ａ）は低不純物濃度のソース領域及びドレイン
領域、（４ｂ７及び（５ｂ）は高不純物濃度のソース領
域及びドレイン領域、（１１）は熱酸化による絶縁層、
（ＩＩＡ ’）は側壁部である。
Claims (1)
- 【特許請求の範囲】 半導体基体の一主面上にゲート絶縁層を介してゲート電
極を形成した後、 該ゲート電極をマスクに低不純物濃度のソース領域及び
ドレイン領域を形成し、 次に上記ゲート電極の表面を酸化して絶縁層を形成し、 該絶縁層をマスクとして高不純物濃度のソース領域及び
ドレイン領域を形成することを特徴とする半導体装置の
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5387785A JPS61212067A (ja) | 1985-03-18 | 1985-03-18 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5387785A JPS61212067A (ja) | 1985-03-18 | 1985-03-18 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61212067A true JPS61212067A (ja) | 1986-09-20 |
Family
ID=12954973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5387785A Pending JPS61212067A (ja) | 1985-03-18 | 1985-03-18 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61212067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786609A (en) * | 1987-10-05 | 1988-11-22 | North American Philips Corporation, Signetics Division | Method of fabricating field-effect transistor utilizing improved gate sidewall spacers |
-
1985
- 1985-03-18 JP JP5387785A patent/JPS61212067A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786609A (en) * | 1987-10-05 | 1988-11-22 | North American Philips Corporation, Signetics Division | Method of fabricating field-effect transistor utilizing improved gate sidewall spacers |
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