JPS63219152A - Ｍｏｓ集積回路の製造方法 - Google Patents
Ｍｏｓ集積回路の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 11
- -1 phosphorus ions Chemical class 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000000428 dust Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＬＤＤ構造のＭＯ３電界効果型トランジスタ
（以下ＭＯＳ形トランジスタと記す）を使用した集積回
路の製造方法に関するものである。
（以下ＭＯＳ形トランジスタと記す）を使用した集積回
路の製造方法に関するものである。
従来の技術
従来のＭＯＳ形トランジスタの構造ではトレイン領域近
傍の高電界領域でホットキャリアが発生し、そのＭＯ３
Ｏ３形ンジスタの劣化や不安定性の増長につながり、Ｍ
ＯＳ形トランジスタの閾値電圧の変動や相互コンダクタ
ンスの低下が生しる。このようなホットキャリアの影響
を緩和することのできる構造としてトレイン領域のゲー
ト電極付近の不純物濃度を低く、コンタクト領域の不純
物濃度を高くするいわゆるＬ Ｄ Ｄ構造のＭＯＳ形ト
ランジスタが利用されている。
傍の高電界領域でホットキャリアが発生し、そのＭＯ３
Ｏ３形ンジスタの劣化や不安定性の増長につながり、Ｍ
ＯＳ形トランジスタの閾値電圧の変動や相互コンダクタ
ンスの低下が生しる。このようなホットキャリアの影響
を緩和することのできる構造としてトレイン領域のゲー
ト電極付近の不純物濃度を低く、コンタクト領域の不純
物濃度を高くするいわゆるＬ Ｄ Ｄ構造のＭＯＳ形ト
ランジスタが利用されている。
以下にＬＤＤ構造のＭＯ３集積回路の製造方法を第２図
Ａ〜Ｈに示した相補形ＭＯＳ（ＣＭＯ３）形トランジス
タの工程断面図を参照して説明する。まず、比抵抗１０
〜１５Ω・０１１１のＰ形シリコン基板１にＰウェル領
域２とＮウェル領域３を選択的に形成した後、表面に選
択酸化法により酸化シリコン膜による素子分離領域４を
形成する。この後、膜厚が２５０〜３００人のゲート酸
化膜となる酸化シリコン膜５と膜厚が４０００Ａ程度の
ゲート電極となる多結晶シリコン膜６を順次成長させ、
これをフォトリソグラフィ一工程により所望のＭＯＳ形
ゲート構造をＰウェル領域２とＮウェル領域３の中に形
成する（第２図Ａ）。次に、ＮチャンネルＭＯＳ形トラ
ンジスタを形成するＰウェル領域２以外を、イオン注入
用マスクとしてフォトレジスト膜７で覆った後、燐イオ
ンを１、 Ｘ １０ ”’ｃｍ−２程度のドーズ量でイ
オン注入し、Ｎチャンネルのソース領域とトレイン領域
となる低不純物濃度のＮ形の拡散領域８を形成する（第
２図Ｂ）。次に、フォトレジスト７を取り去り、Ｎウェ
ル領域３以外をフォトレジスト膜９で覆った後、ボロン
イオンをＩ Ｘ １０１３ｃｍ−２程度のドーズ量でイ
オン注入し、Ｐチャンネルのソース領域とドレイン領域
となる低不純物濃度のＰ形の拡散領域１０を形成する（
第２図Ｃ）。続いて、フォトレジスト膜９を除去した後
、ゲート電極６を保護するために、全体を９００℃の温
度で乾燥酸素（流量１２ Ｑ ／ｍ１ｎ）雰囲気中で酸
化させてシリコン基板１の上で１５０人、多結晶シリコ
ン膜６の上で３００人程度の厚さの酸化シリコン膜１１
を形成する。この酸化シリコン膜１１の上に減圧化学的
気相成長法により多結晶シリコン膜１２を、膜厚が３０
００Ａ程度になるまて成長させる（第２図Ｄ）。次に、
この多結晶シリコン膜１２を酸化シリコン膜１１よりは
るかに選択性が高くかつ、異方性の条件でドライエツチ
ング（エッチバック）を行いゲート電極６の両端側壁に
多結晶シリコン膜１２を残すことによりスペーサー１３
を形成する（第２図Ｅ）。次に、第２図Ｂと同様にＮチ
ャンネルＭＯＳ形トランジスタ４を形成するＰウェル領
域２以外を、イオン注入用マスクとしてフォトレジスト
膜１４て再び覆った後、砒素イオンを５ Ｘ １０１５
ａｍ−２程度のドーズ量でイオン注入し、Ｎチャンネル
のソース領域とトレイン領域となる高不純物濃度のＮ形
の拡散領域１５をＰウェル領域２の内に形成する（第２
図Ｆ）。次に、フォトレジスト１４を除去した後、Ｎウ
ェル領域３以外をフォトレジスト１６で覆い、ボロンイ
オンを５ Ｘ １０１５ｃｍ−２程度のドーズ量でイオ
ン注入し、Ｐチャンネルのソース領域とトレイン領域と
なる高不純物濃度のＰ形の拡散領域１７を形成する（第
２図Ｇ）。この後、フォトレジスト膜１６を除去した後
多結晶シリコン膜てできたスムーザ−１３除去してＣＭ
Ｏ３形トランジスタを形成する。
Ａ〜Ｈに示した相補形ＭＯＳ（ＣＭＯ３）形トランジス
タの工程断面図を参照して説明する。まず、比抵抗１０
〜１５Ω・０１１１のＰ形シリコン基板１にＰウェル領
域２とＮウェル領域３を選択的に形成した後、表面に選
択酸化法により酸化シリコン膜による素子分離領域４を
形成する。この後、膜厚が２５０〜３００人のゲート酸
化膜となる酸化シリコン膜５と膜厚が４０００Ａ程度の
ゲート電極となる多結晶シリコン膜６を順次成長させ、
これをフォトリソグラフィ一工程により所望のＭＯＳ形
ゲート構造をＰウェル領域２とＮウェル領域３の中に形
成する（第２図Ａ）。次に、ＮチャンネルＭＯＳ形トラ
ンジスタを形成するＰウェル領域２以外を、イオン注入
用マスクとしてフォトレジスト膜７で覆った後、燐イオ
ンを１、 Ｘ １０ ”’ｃｍ−２程度のドーズ量でイ
オン注入し、Ｎチャンネルのソース領域とトレイン領域
となる低不純物濃度のＮ形の拡散領域８を形成する（第
２図Ｂ）。次に、フォトレジスト７を取り去り、Ｎウェ
ル領域３以外をフォトレジスト膜９で覆った後、ボロン
イオンをＩ Ｘ １０１３ｃｍ−２程度のドーズ量でイ
オン注入し、Ｐチャンネルのソース領域とドレイン領域
となる低不純物濃度のＰ形の拡散領域１０を形成する（
第２図Ｃ）。続いて、フォトレジスト膜９を除去した後
、ゲート電極６を保護するために、全体を９００℃の温
度で乾燥酸素（流量１２ Ｑ ／ｍ１ｎ）雰囲気中で酸
化させてシリコン基板１の上で１５０人、多結晶シリコ
ン膜６の上で３００人程度の厚さの酸化シリコン膜１１
を形成する。この酸化シリコン膜１１の上に減圧化学的
気相成長法により多結晶シリコン膜１２を、膜厚が３０
００Ａ程度になるまて成長させる（第２図Ｄ）。次に、
この多結晶シリコン膜１２を酸化シリコン膜１１よりは
るかに選択性が高くかつ、異方性の条件でドライエツチ
ング（エッチバック）を行いゲート電極６の両端側壁に
多結晶シリコン膜１２を残すことによりスペーサー１３
を形成する（第２図Ｅ）。次に、第２図Ｂと同様にＮチ
ャンネルＭＯＳ形トランジスタ４を形成するＰウェル領
域２以外を、イオン注入用マスクとしてフォトレジスト
膜１４て再び覆った後、砒素イオンを５ Ｘ １０１５
ａｍ−２程度のドーズ量でイオン注入し、Ｎチャンネル
のソース領域とトレイン領域となる高不純物濃度のＮ形
の拡散領域１５をＰウェル領域２の内に形成する（第２
図Ｆ）。次に、フォトレジスト１４を除去した後、Ｎウ
ェル領域３以外をフォトレジスト１６で覆い、ボロンイ
オンを５ Ｘ １０１５ｃｍ−２程度のドーズ量でイオ
ン注入し、Ｐチャンネルのソース領域とトレイン領域と
なる高不純物濃度のＰ形の拡散領域１７を形成する（第
２図Ｇ）。この後、フォトレジスト膜１６を除去した後
多結晶シリコン膜てできたスムーザ−１３除去してＣＭ
Ｏ３形トランジスタを形成する。
発明が解決しようとする問題点
従来の製造方法では、Ｌ Ｄ Ｄ構造のＣＭＯＳ形トラ
ンジスタを形成する際、一方のチャンネルのＭＯＳ形ト
ランジスタを形成する間に他方のチャンネルのＭＯＳ形
トランジスタ形成領域をイオン注入用のマスクとしてフ
ォトレジスト膜で覆う工程が２回必要である。このため
、製造工程数が増加し、それに伴い、ダストの発生およ
びその付着等により、ＭＯＳ集積回路の歩留まりが低下
して生産コストがアップするという問題点があった。
ンジスタを形成する際、一方のチャンネルのＭＯＳ形ト
ランジスタを形成する間に他方のチャンネルのＭＯＳ形
トランジスタ形成領域をイオン注入用のマスクとしてフ
ォトレジスト膜で覆う工程が２回必要である。このため
、製造工程数が増加し、それに伴い、ダストの発生およ
びその付着等により、ＭＯＳ集積回路の歩留まりが低下
して生産コストがアップするという問題点があった。
５一
本発明は上記の問題点を解決するものでイオン注入の際
、マスクとしてのフォトレジスト膜の形成工程を半分に
減らし、製造工程数を減少させることを目的とするもの
である。
、マスクとしてのフォトレジスト膜の形成工程を半分に
減らし、製造工程数を減少させることを目的とするもの
である。
問題点を解決するための手段
本発明のＭＯＳ集積回路の製造方法は、−導電形の半導
体基板の表面にＭＯＳゲート酸化膜とＭＯＳゲート電極
を選択的に形成する工程と、イオン不透過性被膜を前記
ＭＯＳゲート電極の両端側壁にスペーサーとして形成す
る工程と、他の素子形成領域をフォトレジストで被覆し
た後、表面に前記半導体基板とは逆導電形のイオンを注
入してソース領域とドレイン領域の高不純物濃度の拡散
領域を形成する工程と、前記スペーサーを除去した後、
前記半導体基板と逆導電形のイオンを注入してソース領
域とトレイン領域となる低不純物濃度の拡散領域を形成
する工程と、前記フォトレジストを除去した後、前記他
の素子を形成する工程とを備えたものである。
体基板の表面にＭＯＳゲート酸化膜とＭＯＳゲート電極
を選択的に形成する工程と、イオン不透過性被膜を前記
ＭＯＳゲート電極の両端側壁にスペーサーとして形成す
る工程と、他の素子形成領域をフォトレジストで被覆し
た後、表面に前記半導体基板とは逆導電形のイオンを注
入してソース領域とドレイン領域の高不純物濃度の拡散
領域を形成する工程と、前記スペーサーを除去した後、
前記半導体基板と逆導電形のイオンを注入してソース領
域とトレイン領域となる低不純物濃度の拡散領域を形成
する工程と、前記フォトレジストを除去した後、前記他
の素子を形成する工程とを備えたものである。
作用
本発明のＭＯＳ集積回路の製造方法によればＬＤＤ構造
のＭＯＳ形トランジスタを形成する為にイオン注入の際
、マスクとしてのフォトレジスト膜のパターン形成工程
を従来は２回必要であったのを１回で済ませることがで
きる。
のＭＯＳ形トランジスタを形成する為にイオン注入の際
、マスクとしてのフォトレジスト膜のパターン形成工程
を従来は２回必要であったのを１回で済ませることがで
きる。
実施例
本発明のＭＯＳ集積回路の製造方法の実施例を第１図Ａ
−Ｈに示したＣＭＯＳトランジスタの工程断面図を参照
して説明する。
−Ｈに示したＣＭＯＳトランジスタの工程断面図を参照
して説明する。
まず、比抵抗１０〜１５Ω・ｃｍのＰ形シリコン基板１
にＰウェル領域２とＮウェル領域３を選択的に形成した
後、表面に選択酸化法により酸化シリコン膜による素子
分離領域４を形成する。この後膜厚が２５０〜３００Ａ
のゲート酸化膜となる酸化シリコン膜５を熱酸化法で形
成し、さらにこの上に膜厚が４０００Ａ程度のゲート電
極となる多結晶シリコン膜６を減圧化学的気相成長法に
より成長させ、これをフォトリソグラフィ一工程により
所望のＭＯＳＯ８−ト構造をＰウェル領域２とＮウェル
領域３に形成する（第１図Ａ）。次にゲート電極６を保
護するために全体を９００”Ｃの温度で、乾燥酸素（流
量１２ｆ！／ｍ１ｎ）雰囲気中で酸化させてシリコン基
板１の上で１５０人、多結晶シリコン膜６の上で３００
人程度の厚さの酸化シリコン膜１１を形成する。この酸
化シリコン膜１１の上に減圧化学的気相成長法により多
結晶シリコン膜１２を、膜厚が３０００Ａ程になるまで
成長さぜる（第１図Ｂ）。次に、この多結晶シリコン膜
１２を酸化シリコン膜１１よりはるかに選択性が高く、
かつ、異方性の条件でドライエツチング（エッチバック
）を行い、ゲート電極６の両端側壁に多結晶シリコン膜
１２を残してスペーサー１３を形成する（第２図Ｃ）。
にＰウェル領域２とＮウェル領域３を選択的に形成した
後、表面に選択酸化法により酸化シリコン膜による素子
分離領域４を形成する。この後膜厚が２５０〜３００Ａ
のゲート酸化膜となる酸化シリコン膜５を熱酸化法で形
成し、さらにこの上に膜厚が４０００Ａ程度のゲート電
極となる多結晶シリコン膜６を減圧化学的気相成長法に
より成長させ、これをフォトリソグラフィ一工程により
所望のＭＯＳＯ８−ト構造をＰウェル領域２とＮウェル
領域３に形成する（第１図Ａ）。次にゲート電極６を保
護するために全体を９００”Ｃの温度で、乾燥酸素（流
量１２ｆ！／ｍ１ｎ）雰囲気中で酸化させてシリコン基
板１の上で１５０人、多結晶シリコン膜６の上で３００
人程度の厚さの酸化シリコン膜１１を形成する。この酸
化シリコン膜１１の上に減圧化学的気相成長法により多
結晶シリコン膜１２を、膜厚が３０００Ａ程になるまで
成長さぜる（第１図Ｂ）。次に、この多結晶シリコン膜
１２を酸化シリコン膜１１よりはるかに選択性が高く、
かつ、異方性の条件でドライエツチング（エッチバック
）を行い、ゲート電極６の両端側壁に多結晶シリコン膜
１２を残してスペーサー１３を形成する（第２図Ｃ）。
次に、ＬＤＤ構造のＮチャンネルＭＯＳ形トランジスタ
を形成するＰウェル領域２以外を、イオン注入用マスク
としてフォトレジスト膜７で覆った後、砒素イオンを５
Ｘ １０”ｃｍ”−２程度のドーズ量でイオン注入し
、Ｎチャンネルのソース領域とドレイン領域となる高不
純物濃度のＮ形の拡散領域１５をＰウェル領域２の内に
形成する（第１図Ｄ）。次に、ＮチャンネルＭＯＳトラ
ンジスタ形成領域にある多結晶シリコン膜でできたスペ
ーサ−１３を酸化シリコン膜１１やフォトレジスト膜７
よりはるかに多結晶シリコン膜の方が、選択性の高いエ
ツチング条件でドライエツチングを行い、ゲート電極６
の両端側壁のスペーサー１３を除去し、更に燐イオンを
Ｉ Ｘ １．０”ｃｍ−２程度のドーズ量でイオン注入
し、Ｎチャンネルのソース領域とドレイン領域となる低
不純物濃度のＮ形の拡散領域８をＰウェル領域２の内に
形成し、ＬＤＤ構造のＮチャンネルＭＯＳ形トランジス
タを形成する（第１図Ｅ）。
を形成するＰウェル領域２以外を、イオン注入用マスク
としてフォトレジスト膜７で覆った後、砒素イオンを５
Ｘ １０”ｃｍ”−２程度のドーズ量でイオン注入し
、Ｎチャンネルのソース領域とドレイン領域となる高不
純物濃度のＮ形の拡散領域１５をＰウェル領域２の内に
形成する（第１図Ｄ）。次に、ＮチャンネルＭＯＳトラ
ンジスタ形成領域にある多結晶シリコン膜でできたスペ
ーサ−１３を酸化シリコン膜１１やフォトレジスト膜７
よりはるかに多結晶シリコン膜の方が、選択性の高いエ
ツチング条件でドライエツチングを行い、ゲート電極６
の両端側壁のスペーサー１３を除去し、更に燐イオンを
Ｉ Ｘ １．０”ｃｍ−２程度のドーズ量でイオン注入
し、Ｎチャンネルのソース領域とドレイン領域となる低
不純物濃度のＮ形の拡散領域８をＰウェル領域２の内に
形成し、ＬＤＤ構造のＮチャンネルＭＯＳ形トランジス
タを形成する（第１図Ｅ）。
次にフォトレジスト膜７を除去し、新たにＮウェル領域
３以外をフォトレジスト膜１４で覆った後、ボロンイオ
ンを５ Ｘ Ｉ Ｑ １５ ｃｍ−２程度のドーズ量で
イオン注入し、Ｐチャンネルのソース領域とドレイン領
域となる高不純物濃度のＰ形の拡散領域１７を形成する
（第１図Ｆ）。次に、ＰチャンネルＭＯ３形トランジス
タ形成領域にあるスペーサ−１３を除去した後、ボロン
イオンをＩ Ｘ １．０１３ｃｍ−２程度のドーズ量で
イオン注入しＰチャンネルのソース領域とドレイン領域
となる低不純物濃度のＰ形の拡散領域１０を形成する（
第１図Ｇ）。最後に、レジスト膜１４を除去することに
よりＬＤＤ構造のＣＭＯＳ形トランジスタを形成するこ
とができる（第１図Ｈ）。
３以外をフォトレジスト膜１４で覆った後、ボロンイオ
ンを５ Ｘ Ｉ Ｑ １５ ｃｍ−２程度のドーズ量で
イオン注入し、Ｐチャンネルのソース領域とドレイン領
域となる高不純物濃度のＰ形の拡散領域１７を形成する
（第１図Ｆ）。次に、ＰチャンネルＭＯ３形トランジス
タ形成領域にあるスペーサ−１３を除去した後、ボロン
イオンをＩ Ｘ １．０１３ｃｍ−２程度のドーズ量で
イオン注入しＰチャンネルのソース領域とドレイン領域
となる低不純物濃度のＰ形の拡散領域１０を形成する（
第１図Ｇ）。最後に、レジスト膜１４を除去することに
よりＬＤＤ構造のＣＭＯＳ形トランジスタを形成するこ
とができる（第１図Ｈ）。
以上のように本実施例によれば、ＬＤＤ構造の一方のチ
ャンネルトランジスタを形成する為にイオン注入の際に
必要なフォトレジスト膜のパターン形成工程を従来の２
回より１回で済ませることができる。このためにダスト
がシリコン基板に付着するのを減少させることができる
。具体的な例を示すと、ｌｕｍ以下のダスト数が５００
ケから１０ケ未満に減少する。
ャンネルトランジスタを形成する為にイオン注入の際に
必要なフォトレジスト膜のパターン形成工程を従来の２
回より１回で済ませることができる。このためにダスト
がシリコン基板に付着するのを減少させることができる
。具体的な例を示すと、ｌｕｍ以下のダスト数が５００
ケから１０ケ未満に減少する。
なお、実施例の各エツチングはトライエツチングに限定
するものではな（、エツチング後の形状が酷似でかつ、
各種膜（フォトレジストも含む）のエツチング選択性の
バランスが適当であれば、たとえウェットエツチングで
も構わない。更に、ゲート電極やスペーサーの材料を多
結晶シリコン膜に、ゲート酸化膜およびゲート保護膜を
酸化シリコン膜に、イオン注入用のマスク材料をフォト
レジストに限定するものではない。例えば、ゲート電極
として多結晶シリコン膜の代りにタングステン、チタン
、モリブデン等の高融点金属やそれらのシリサイド化し
たもの、又はアルミニウム等の軽金属を用いてもよい。
するものではな（、エツチング後の形状が酷似でかつ、
各種膜（フォトレジストも含む）のエツチング選択性の
バランスが適当であれば、たとえウェットエツチングで
も構わない。更に、ゲート電極やスペーサーの材料を多
結晶シリコン膜に、ゲート酸化膜およびゲート保護膜を
酸化シリコン膜に、イオン注入用のマスク材料をフォト
レジストに限定するものではない。例えば、ゲート電極
として多結晶シリコン膜の代りにタングステン、チタン
、モリブデン等の高融点金属やそれらのシリサイド化し
たもの、又はアルミニウム等の軽金属を用いてもよい。
また、スペーサーの材料として酸化シリコン膜や窒化シ
リコン膜を用いてもよい。
リコン膜を用いてもよい。
更に、多結晶シリコン膜やその他の膜の成長方法は膜質
が多少違ってもＭＯ３Ｏ３形ンジスタの特性に影響がな
ければどんな方法でもよい。またイオン注入の際のイオ
ン種についても同じ（特性に影響を及さなければどんな
イオン種でもよい。
が多少違ってもＭＯ３Ｏ３形ンジスタの特性に影響がな
ければどんな方法でもよい。またイオン注入の際のイオ
ン種についても同じ（特性に影響を及さなければどんな
イオン種でもよい。
発明の効果
本発明のＭＯＳ集積回路の製造方法によれば、ＬＤＤ構
造の一方のチャンネルのＭＯＳ形トランジスタを形成す
るためにイオン注入の際、マスクとしてのフォトレジス
ト膜のパターン形成を２回より１回に短縮することがで
きるため、それにともなうフォトリソグラフィ一工程や
その前後の洗浄およびフォトレジスト膜の除去といった
工程を各２回をより１回に短縮できる。
造の一方のチャンネルのＭＯＳ形トランジスタを形成す
るためにイオン注入の際、マスクとしてのフォトレジス
ト膜のパターン形成を２回より１回に短縮することがで
きるため、それにともなうフォトリソグラフィ一工程や
その前後の洗浄およびフォトレジスト膜の除去といった
工程を各２回をより１回に短縮できる。
これによって、前述の工程の際発生するダストがシリコ
ン基板に付着するのを減少させることができるためＭＯ
３集積回路の製造歩留まりを向上させることができ生産
コストを下げることができる。
ン基板に付着するのを減少させることができるためＭＯ
３集積回路の製造歩留まりを向上させることができ生産
コストを下げることができる。
第１図Ａ−−Ｆは本発明のＭＯＳ集積回路の製造方法の
一実施例を説明する為の製造工程断面図、第２図Ａ−１
は従来のＭＯ３集積回路の製造方法を説明する為の製造
工程断面図である。 １・・・・・・Ｐ形シリコン基板、２・・・・・・Ｐウ
ェル領域、３・・・・・・Ｎウェル領域、４・・・・・
・素子分離領域、５．１１・・・・・・酸化シリコン膜
、６・・・・・・ゲート電極となる多結晶シリコン膜、
７，９，１４．１６・・・・・・フォトレジスト膜、８
・・・・・・低不純物濃度のＮ形拡散領域、１０・・・
・・・低不純物濃度のＰ形拡散領域、１２・・・・・・
多結晶シリコン膜、１３・・・・・・スペーサー、１５
・・・・・・高不純物濃度のＮ形拡散領域、１７・・・
・・・高不純物濃度のＰ形拡散領域。 代理人の氏名 弁理士 中尾敏男 はか１名ｍ
し 史 守 エ 塚 τ 両 （Ｑ 第２図 第２図
一実施例を説明する為の製造工程断面図、第２図Ａ−１
は従来のＭＯ３集積回路の製造方法を説明する為の製造
工程断面図である。 １・・・・・・Ｐ形シリコン基板、２・・・・・・Ｐウ
ェル領域、３・・・・・・Ｎウェル領域、４・・・・・
・素子分離領域、５．１１・・・・・・酸化シリコン膜
、６・・・・・・ゲート電極となる多結晶シリコン膜、
７，９，１４．１６・・・・・・フォトレジスト膜、８
・・・・・・低不純物濃度のＮ形拡散領域、１０・・・
・・・低不純物濃度のＰ形拡散領域、１２・・・・・・
多結晶シリコン膜、１３・・・・・・スペーサー、１５
・・・・・・高不純物濃度のＮ形拡散領域、１７・・・
・・・高不純物濃度のＰ形拡散領域。 代理人の氏名 弁理士 中尾敏男 はか１名ｍ
し 史 守 エ 塚 τ 両 （Ｑ 第２図 第２図
Claims (1)
- 一導電形の半導体基板の表面にＭＯＳゲート酸化膜とＭ
ＯＳゲート電極を選択的に形成する工程と、イオン不透
過性被膜を前記ＭＯＳゲート電極の両端側壁にスペーサ
ーとして形成する工程と、他の素子形成領域をフォトレ
ジストで被覆した後、表面に前記半導体基板とは逆導電
形のイオンを注入してソース領域とドレイン領域の高不
純物濃度の拡散領域を形成する工程と、前記スペーサー
を除去した後、前記半導体基板とは逆導電形のイオンを
注入してソース領域とドレイン領域の低不純物濃度の拡
散領域を形成する工程と、前記フォトレジストを除去し
た後、前記他の素子を形成する工程とを備えたことを特
徴とするＭＯＳ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62052556A JPS63219152A (ja) | 1987-03-06 | 1987-03-06 | Ｍｏｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62052556A JPS63219152A (ja) | 1987-03-06 | 1987-03-06 | Ｍｏｓ集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63219152A true JPS63219152A (ja) | 1988-09-12 |
Family
ID=12918089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62052556A Pending JPS63219152A (ja) | 1987-03-06 | 1987-03-06 | Ｍｏｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63219152A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04254371A (ja) * | 1991-02-06 | 1992-09-09 | Nec Corp | 半導体装置の製造方法 |
| JPH0521794A (ja) * | 1991-02-04 | 1993-01-29 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| JPH05114724A (ja) * | 1991-08-26 | 1993-05-07 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置およびその作製方法 |
| JPH05267667A (ja) * | 1991-08-23 | 1993-10-15 | Semiconductor Energy Lab Co Ltd | 半導体装置とその作製方法 |
| JPH05283694A (ja) * | 1991-08-23 | 1993-10-29 | Semiconductor Energy Lab Co Ltd | 半導体装置とその作製方法 |
| JPH06291315A (ja) * | 1991-08-23 | 1994-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置とその作製方法 |
| JPH06334135A (ja) * | 1993-05-20 | 1994-12-02 | Nec Corp | 相補型ｍｉｓトランジスタの製造方法 |
| JPH08298331A (ja) * | 1996-04-17 | 1996-11-12 | Semiconductor Energy Lab Co Ltd | 半導体装置とその作製方法 |
| US5766991A (en) * | 1990-05-11 | 1998-06-16 | U.S. Philips Corporation | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain |
| US6147375A (en) * | 1992-02-05 | 2000-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US6413808B1 (en) * | 1999-07-22 | 2002-07-02 | Nec Corporation | Semiconductor device and process for production thereof |
-
1987
- 1987-03-06 JP JP62052556A patent/JPS63219152A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6331723B1 (en) | 1991-08-26 | 2001-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having at least two transistors having LDD region in one pixel |
| US6147375A (en) * | 1992-02-05 | 2000-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US6476447B1 (en) | 1992-02-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device including a transistor |
| JPH06334135A (ja) * | 1993-05-20 | 1994-12-02 | Nec Corp | 相補型ｍｉｓトランジスタの製造方法 |
| JPH08298331A (ja) * | 1996-04-17 | 1996-11-12 | Semiconductor Energy Lab Co Ltd | 半導体装置とその作製方法 |
| US6413808B1 (en) * | 1999-07-22 | 2002-07-02 | Nec Corporation | Semiconductor device and process for production thereof |
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