JP2942998B2 - 非対称ｃｍｏｓ電界効果トランジスタ - Google Patents
非対称ｃｍｏｓ電界効果トランジスタInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は集積回路電子装置の製造方法に関し、特に
単一ホトリソグラフ・マスクを使用して精製したCMOS電
界効果トランジスタのソース／ドレイン領域の形成方法
に関する。この装置にｐ−チャンネル電界効果トランジ
スタのために金属化したソース／ドレイン領域を有し、
軽くドープしたドレイン（LDD）を有するｎ−チャンネ
ル電界効果トランジスタ構造を有するように作られる。
単一ホトリソグラフ・マスクを使用して精製したCMOS電
界効果トランジスタのソース／ドレイン領域の形成方法
に関する。この装置にｐ−チャンネル電界効果トランジ
スタのために金属化したソース／ドレイン領域を有し、
軽くドープしたドレイン（LDD）を有するｎ−チャンネ
ル電界効果トランジスタ構造を有するように作られる。
ソース／ドレイン領域の抵抗を減少するために選択的
にデポジットしたタングステンを使用することは当業者
に公知である。同様に、軽くドープしたドレイン（LD
D）構造を有するｎ−チャンネル電界効果トランジスタ
の構造は知られており、ゲート酸化物層におけるホット
電子トラッピングのためにトランジスタの劣化を最少に
し、選択的に使用されている。電界効果トランジスタの
形成に対するこの概念及び応用についての典型的説明は
米国特許第4,503,601号にある。珪化物を形成すること
によって行われる金属層の選択的保持力は金属の選択的
デポジションに先立って行われ、金属のブランケット・
デボジション、露出したシリコンを有する珪化物を形成
するべく反応環境の条件付、及び露出シリコンに反応を
受けない金属の選択的除去を一般に含むことが知られて
いる。側壁誘電体層は軽くドープしたドレイン領域の形
成過程において誘電体の異法性エッチングによって形成
することができる。
にデポジットしたタングステンを使用することは当業者
に公知である。同様に、軽くドープしたドレイン（LD
D）構造を有するｎ−チャンネル電界効果トランジスタ
の構造は知られており、ゲート酸化物層におけるホット
電子トラッピングのためにトランジスタの劣化を最少に
し、選択的に使用されている。電界効果トランジスタの
形成に対するこの概念及び応用についての典型的説明は
米国特許第4,503,601号にある。珪化物を形成すること
によって行われる金属層の選択的保持力は金属の選択的
デポジションに先立って行われ、金属のブランケット・
デボジション、露出したシリコンを有する珪化物を形成
するべく反応環境の条件付、及び露出シリコンに反応を
受けない金属の選択的除去を一般に含むことが知られて
いる。側壁誘電体層は軽くドープしたドレイン領域の形
成過程において誘電体の異法性エッチングによって形成
することができる。
先行技術による方法は、互いに相対的ミラー・イメー
ジである製造シーケンスを使用し、例えばｐ型領域の低
い移動性を補い、構造がホット電子トラッピング現象に
対するｎ−チャンネル・トランジスタの相対的に高めら
れた感受性を補償するよう不純物濃度を調節したｎ−チ
ャンネル及びｐ−チャンネル・トランジスタを形成する
ものであった。CMOS電界効果トランジスタの２つのタイ
プの間の基本的構造の非対称性は意義のあるものとして
知られなかった。
ジである製造シーケンスを使用し、例えばｐ型領域の低
い移動性を補い、構造がホット電子トラッピング現象に
対するｎ−チャンネル・トランジスタの相対的に高めら
れた感受性を補償するよう不純物濃度を調節したｎ−チ
ャンネル及びｐ−チャンネル・トランジスタを形成する
ものであった。CMOS電界効果トランジスタの２つのタイ
プの間の基本的構造の非対称性は意義のあるものとして
知られなかった。
上記の先行技術においては、多重ホトリソグラフ・マ
スクがポリシリコン・ゲート電極のパターン化の後の動
作手順において日常的に使用され、対応するポリシリコ
ン・ゲート電極と自己整列した対向ドープされたソース
／ドレイン領域を形成していた。今、現に普通に行われ
ているはがす技術を用いて多重マスクを除去する方法は
消極的な経験のため賛成することができない。従って、
ホトリソグラフ・マスクの回数を少くしてCMOS装置を製
造する必要があり、ｐ−チャンネル電界効果トランジス
タを非対称に製造してｐ型ソース／ドレイン領域の高い
抵抗を部分的に補償し、ｎ−チャンネル・トランジスタ
をホット電子トラッピング効果を最少にする構造にして
非対称に製造することが必要であることがわかった。
スクがポリシリコン・ゲート電極のパターン化の後の動
作手順において日常的に使用され、対応するポリシリコ
ン・ゲート電極と自己整列した対向ドープされたソース
／ドレイン領域を形成していた。今、現に普通に行われ
ているはがす技術を用いて多重マスクを除去する方法は
消極的な経験のため賛成することができない。従って、
ホトリソグラフ・マスクの回数を少くしてCMOS装置を製
造する必要があり、ｐ−チャンネル電界効果トランジス
タを非対称に製造してｐ型ソース／ドレイン領域の高い
抵抗を部分的に補償し、ｎ−チャンネル・トランジスタ
をホット電子トラッピング効果を最少にする構造にして
非対称に製造することが必要であることがわかった。
上記課題を達成するため、本発明によるCMOS電界効果
トランジスタ集積回路の形成方法は、フィールド酸化物
によって分離され、第一の型の電界効果トランジスタ及
び第二の型の電界効果トランジスタを形成するためのア
クティブ領域を持つ半導体基板上に酸化物ゲート誘電体
層を形成する工程と、前記酸化物ゲート誘電体層の上に
第一のポリシリコン・ゲート電極及び第二のポリシリコ
ン・ゲート電極を形成する工程と、前記第一のポリシリ
コン・ゲート電極及び前記第二のポリシリコン・ゲート
電極の上にキャップ誘電体層を形成する工程と、前記第
二のポリシリコン・ゲート電極及び第二の電界効果トラ
ンジスタのソース／ドレイン領域上にホトリソグラフ・
マスクを形成する工程と、前記ホトリソグラフ・マスク
の存在下で前記半導体基板をドープして前記第一のポリ
シリコン電極と整合したソース／ドレイン領域を前記半
導体基板上に形成する工程と、前記第一のポリシリコン
・ゲート電極が形成されている第一の電界効果トランジ
スタのソース／ドレイン領域の露出した半導体基板の上
に選択的に金属領域を形成する工程と、前記第二のポリ
シリコン・ゲート電極と整合して前記第二のポリシリコ
ン・ゲート電極が形成されている第二の電界効果トラン
ジスタのソース／ドレイン領域を前記金属領域をマスク
として用いて軽くドープする工程と、前記第二のポリシ
リコン・ゲート電極の側壁誘電体を形成する工程と、前
記側壁誘電体と整合して前記第二のポリシリコン・ゲー
ト電極のソース／ドレイン領域を前記金属領域をマスク
として用いて重くドープする工程と、の各工程により構
成される。
トランジスタ集積回路の形成方法は、フィールド酸化物
によって分離され、第一の型の電界効果トランジスタ及
び第二の型の電界効果トランジスタを形成するためのア
クティブ領域を持つ半導体基板上に酸化物ゲート誘電体
層を形成する工程と、前記酸化物ゲート誘電体層の上に
第一のポリシリコン・ゲート電極及び第二のポリシリコ
ン・ゲート電極を形成する工程と、前記第一のポリシリ
コン・ゲート電極及び前記第二のポリシリコン・ゲート
電極の上にキャップ誘電体層を形成する工程と、前記第
二のポリシリコン・ゲート電極及び第二の電界効果トラ
ンジスタのソース／ドレイン領域上にホトリソグラフ・
マスクを形成する工程と、前記ホトリソグラフ・マスク
の存在下で前記半導体基板をドープして前記第一のポリ
シリコン電極と整合したソース／ドレイン領域を前記半
導体基板上に形成する工程と、前記第一のポリシリコン
・ゲート電極が形成されている第一の電界効果トランジ
スタのソース／ドレイン領域の露出した半導体基板の上
に選択的に金属領域を形成する工程と、前記第二のポリ
シリコン・ゲート電極と整合して前記第二のポリシリコ
ン・ゲート電極が形成されている第二の電界効果トラン
ジスタのソース／ドレイン領域を前記金属領域をマスク
として用いて軽くドープする工程と、前記第二のポリシ
リコン・ゲート電極の側壁誘電体を形成する工程と、前
記側壁誘電体と整合して前記第二のポリシリコン・ゲー
ト電極のソース／ドレイン領域を前記金属領域をマスク
として用いて重くドープする工程と、の各工程により構
成される。
第１図はフィールド酸化物10によって分離されたコン
プリメンタリ・トランジスタのアクティブ領域を持つ単
結晶シリコン基板又はウエハ１の一部を示す断面略図で
ある。軽くドープしたｎ−ウエル領域は５として描いて
ある。基板１はその上に約17.5ナノメートル（nm）厚の
酸化物ゲート誘電体層３が形成され、約350nm厚の個々
にパターン化され、ドープされたポリシリコン・ゲート
電極4,6が形成されている。その構造はこの発明方法の
開始点である。ポリシリコン電極4,6の不純物濃度は燐
の公称1021イオン/cm3である。基板１及びｎ−ウエル領
域５は従来のレベルで非常に軽くドープされる。
プリメンタリ・トランジスタのアクティブ領域を持つ単
結晶シリコン基板又はウエハ１の一部を示す断面略図で
ある。軽くドープしたｎ−ウエル領域は５として描いて
ある。基板１はその上に約17.5ナノメートル（nm）厚の
酸化物ゲート誘電体層３が形成され、約350nm厚の個々
にパターン化され、ドープされたポリシリコン・ゲート
電極4,6が形成されている。その構造はこの発明方法の
開始点である。ポリシリコン電極4,6の不純物濃度は燐
の公称1021イオン/cm3である。基板１及びｎ−ウエル領
域５は従来のレベルで非常に軽くドープされる。
この実施例の第１のステップにおいて、基板は温度約
950℃約75分間ウエット酸素中で酸化を受ける。この動
作は非常に軽くドープされた基板1/ウエル５と、重くド
ープされた多結晶シリコン電極4/6との間で酸化率の差
を強調するように行うのが好ましい。そうすると、第２
図に示すように、基板１の表面の酸化物７の厚さはポリ
シリコン電極4,6の側面及び上面に成長する酸化物8,9,1
1,12のそれより非常に少くなる。例えば、第２図を見る
と、酸化の終りの酸化物層７は公称10nm厚であり、酸化
物8,9,11,12は100nm厚の範囲となる。この酸化の劇的差
異率は夫々の材料の不純物濃度及び結晶構造の両方に寄
与する。
950℃約75分間ウエット酸素中で酸化を受ける。この動
作は非常に軽くドープされた基板1/ウエル５と、重くド
ープされた多結晶シリコン電極4/6との間で酸化率の差
を強調するように行うのが好ましい。そうすると、第２
図に示すように、基板１の表面の酸化物７の厚さはポリ
シリコン電極4,6の側面及び上面に成長する酸化物8,9,1
1,12のそれより非常に少くなる。例えば、第２図を見る
と、酸化の終りの酸化物層７は公称10nm厚であり、酸化
物8,9,11,12は100nm厚の範囲となる。この酸化の劇的差
異率は夫々の材料の不純物濃度及び結晶構造の両方に寄
与する。
第３図に示すように、ｎ−チャンネル電界効果トラン
ジスタ14のゲート電極とソース／ドレイン領域をカバー
するために、ホトレジスト13でフォトリソグラフ的にパ
ターン化されている。一方、ｐ−チャンネル電界効果ト
ランジスタ16は、ゲート電極とソース／ドレイン領域は
カバーされず露出している。薄い酸化物７を通してｐ型
イオン18が注入されて基板１にソース／ドレイン領域17
を形成する。このとき、ホトレジスト13がｎ−チャンネ
ル・トランジスタ14をマスクする。ｐ型イオンの注入は
薄い酸化物７を通して行われ、基板１のシリコン面が注
入破損しないように保護するのが好ましい。代表的注入
は30K電子ボルトのエネルギを用い５×105ボロン・イオ
ン/cm2のドーズが含まれる。
ジスタ14のゲート電極とソース／ドレイン領域をカバー
するために、ホトレジスト13でフォトリソグラフ的にパ
ターン化されている。一方、ｐ−チャンネル電界効果ト
ランジスタ16は、ゲート電極とソース／ドレイン領域は
カバーされず露出している。薄い酸化物７を通してｐ型
イオン18が注入されて基板１にソース／ドレイン領域17
を形成する。このとき、ホトレジスト13がｎ−チャンネ
ル・トランジスタ14をマスクする。ｐ型イオンの注入は
薄い酸化物７を通して行われ、基板１のシリコン面が注
入破損しないように保護するのが好ましい。代表的注入
は30K電子ボルトのエネルギを用い５×105ボロン・イオ
ン/cm2のドーズが含まれる。
第４図の断面は好ましくは異方性エッチングにより酸
化物７をエッチした後のｐ−チャンネル・トランジスタ
16を示す。それはソース／ドレイン領域17のシリコン基
板１の表面を露出し、厚い層の結果としてゲート電極４
の上に残留２酸化シリコン層20とゲート電極４の両側の
側壁酸化物８とが残る。層20は少なくとも10nm厚であ
る。層７及び９（第３図）の適切な厚みが与えられる
と、その結果の層20の厚さはオーバーエッチングを和ら
げ、ソース／ドレイン領域17におけるシリコン面に対す
る予清浄動作のための大きなマージンを与えることにな
る。異方性エッチングの使用はほぼ完全な側壁酸化物層
８を保持し、ゲート電極４と金属化後のソース／ドレイ
ン領域17との間の完全な電気的分離を保証する。エッチ
ングの代替実施例は普通のウエット・エッチングを含み
比例した割合ですべて露出した酸化物を除去する。この
ウエット・エッチングはソース／ドレイン領域面の破損
を最少にするので好ましい。
化物７をエッチした後のｐ−チャンネル・トランジスタ
16を示す。それはソース／ドレイン領域17のシリコン基
板１の表面を露出し、厚い層の結果としてゲート電極４
の上に残留２酸化シリコン層20とゲート電極４の両側の
側壁酸化物８とが残る。層20は少なくとも10nm厚であ
る。層７及び９（第３図）の適切な厚みが与えられる
と、その結果の層20の厚さはオーバーエッチングを和ら
げ、ソース／ドレイン領域17におけるシリコン面に対す
る予清浄動作のための大きなマージンを与えることにな
る。異方性エッチングの使用はほぼ完全な側壁酸化物層
８を保持し、ゲート電極４と金属化後のソース／ドレイ
ン領域17との間の完全な電気的分離を保証する。エッチ
ングの代替実施例は普通のウエット・エッチングを含み
比例した割合ですべて露出した酸化物を除去する。この
ウエット・エッチングはソース／ドレイン領域面の破損
を最少にするので好ましい。
第４図の構造で終る異方性酸化物エッチングの前後に
おけるこの発明の他の実施例は酸化物20が完全に除去さ
れるまでエッチングを続けるものであり、ポリシリコン
・ゲート電極４の上面が露出される。これは使用可能な
異方性エッチング処理の制限された酸化物−シリコン選
択性がソース／ドレイン領域17に測定できる程のシリコ
ン面腐食が発生してそのレベルを下げるのであまり好ま
しくない。この実施例は金属又は珪化物形成の選択的デ
ポジションのためゲート電極４の表面を露出する。
おけるこの発明の他の実施例は酸化物20が完全に除去さ
れるまでエッチングを続けるものであり、ポリシリコン
・ゲート電極４の上面が露出される。これは使用可能な
異方性エッチング処理の制限された酸化物−シリコン選
択性がソース／ドレイン領域17に測定できる程のシリコ
ン面腐食が発生してそのレベルを下げるのであまり好ま
しくない。この実施例は金属又は珪化物形成の選択的デ
ポジションのためゲート電極４の表面を露出する。
第５図はホトレジスト・マスク13の除去後の基板の構
造を示す。特に、この発明によるｎ−チャンネル電界効
果トランジスタ14のゲート電極６同様ｐ−チャンネル電
界効果トランジスタ16のゲート電極４は十分薄い２酸化
シリコンに包まれ、その上ｐ−チャンネル・トランジス
タ16のソース／ドレイン領域17のシリコン面は露出さ
れ、形成されるべきであるが対応するｎ−チャンネル・
トランジスタ14のソース／ドレイン領域は２酸化シリコ
ン層７でカバーされたままとなる。第５図は、又金属化
の選択的デポジション又は形成の準備のために一般に要
求される広範なクリーニング中に、構造が比較的にスム
ーズであり、汚染をトラップするかもしれないジョイン
ト又は空洞がない作図である。
造を示す。特に、この発明によるｎ−チャンネル電界効
果トランジスタ14のゲート電極６同様ｐ−チャンネル電
界効果トランジスタ16のゲート電極４は十分薄い２酸化
シリコンに包まれ、その上ｐ−チャンネル・トランジス
タ16のソース／ドレイン領域17のシリコン面は露出さ
れ、形成されるべきであるが対応するｎ−チャンネル・
トランジスタ14のソース／ドレイン領域は２酸化シリコ
ン層７でカバーされたままとなる。第５図は、又金属化
の選択的デポジション又は形成の準備のために一般に要
求される広範なクリーニング中に、構造が比較的にスム
ーズであり、汚染をトラップするかもしれないジョイン
ト又は空洞がない作図である。
耐火性金属の選択的デポジションは第６図の構造の形
成に続く。タングステンの選択的デポジションはソース
／ドレイン領域17の露出シリコンに金属19を形成するべ
く好ましい動作であるが、それは他の耐火性金属又は珪
化物形成行為に代えることが可能である。市場入手可能
な選択的タングステン・デポジジョンの要求の使用は、
金属19が露出したシリコンを有する面にのみ形成すると
いうことを保証する。代替物について説明すると、適用
しうる場合、２酸化シリコン又は窒化シリコンの表面は
その選択的デポジション核場所を提供しない。この発明
の１つの代替実施例を行うと、酸化物20がゲート電極４
の上面にない場合、金属の選択的デポジションが、又ポ
リシリコン・ゲート電極４の上面に発生す る。ここに
あげた実施例はゲート電極４上の金属とソース／ドレイ
ン領域17にデポジットされた金属19との間に金属のブリ
ッジを形成するリスクが除去されるので好ましい。
成に続く。タングステンの選択的デポジションはソース
／ドレイン領域17の露出シリコンに金属19を形成するべ
く好ましい動作であるが、それは他の耐火性金属又は珪
化物形成行為に代えることが可能である。市場入手可能
な選択的タングステン・デポジジョンの要求の使用は、
金属19が露出したシリコンを有する面にのみ形成すると
いうことを保証する。代替物について説明すると、適用
しうる場合、２酸化シリコン又は窒化シリコンの表面は
その選択的デポジション核場所を提供しない。この発明
の１つの代替実施例を行うと、酸化物20がゲート電極４
の上面にない場合、金属の選択的デポジションが、又ポ
リシリコン・ゲート電極４の上面に発生す る。ここに
あげた実施例はゲート電極４上の金属とソース／ドレイ
ン領域17にデポジットされた金属19との間に金属のブリ
ッジを形成するリスクが除去されるので好ましい。
以上説明したこの発明の概念はタングステン以外のそ
のような耐火性金属にも十分適用できる。金属19も又チ
タニウム、コバルト、プラチナム、タングステン又はタ
ンタラムのような耐火性金属の珪化物としてソース／ド
レイン領域17上に選択的に形成することができる。この
実施例によると、ベース金属が第５図の構造にブランケ
ット・デポジットされ、露出したシリコンに金属が反応
して珪化金属を形成するに適した熱環境を受ける。選択
的エッチングを行い金属を除去するが珪化物は除去しな
い。耐火金属の選択的デポジションに対比して金属19を
形成するこの方法の望ましくない面は珪化混合物の形成
の過程における金属19の体積膨張による歪である。
のような耐火性金属にも十分適用できる。金属19も又チ
タニウム、コバルト、プラチナム、タングステン又はタ
ンタラムのような耐火性金属の珪化物としてソース／ド
レイン領域17上に選択的に形成することができる。この
実施例によると、ベース金属が第５図の構造にブランケ
ット・デポジットされ、露出したシリコンに金属が反応
して珪化金属を形成するに適した熱環境を受ける。選択
的エッチングを行い金属を除去するが珪化物は除去しな
い。耐火金属の選択的デポジションに対比して金属19を
形成するこの方法の望ましくない面は珪化混合物の形成
の過程における金属19の体積膨張による歪である。
第７図はこの製造方法の次の段階を示す。ｎ型ドーパ
ントの低いドーズの注入21が行われてｎ−チャンネル電
界効果トランジスタ14のゲート電極６に自己整合した軽
いドープのｎ型領域22を形成する。この好ましい実施例
はLDD領域22を形成するよう40K電子ボルトのエネルギで
注入された燐の５×1013イオン/cm2ドーズを含む。金属
19はそうでなければ注入21で形成されたカウンタードー
ピング効果からｐ−チャンネル・トランジスタ16のソー
ス／ドレイン領域17をマスクする。再び、薄い酸化物層
７がシリコン面に対する破損を防止する。ポリシリコン
・ゲート電極4,6は前に行ったｐ型注入18がゲート電極
の導電率の無視しうる効果を有すると同様に、オンセッ
ト及び注入21から共に非常に重くドープされる。
ントの低いドーズの注入21が行われてｎ−チャンネル電
界効果トランジスタ14のゲート電極６に自己整合した軽
いドープのｎ型領域22を形成する。この好ましい実施例
はLDD領域22を形成するよう40K電子ボルトのエネルギで
注入された燐の５×1013イオン/cm2ドーズを含む。金属
19はそうでなければ注入21で形成されたカウンタードー
ピング効果からｐ−チャンネル・トランジスタ16のソー
ス／ドレイン領域17をマスクする。再び、薄い酸化物層
７がシリコン面に対する破損を防止する。ポリシリコン
・ゲート電極4,6は前に行ったｐ型注入18がゲート電極
の導電率の無視しうる効果を有すると同様に、オンセッ
ト及び注入21から共に非常に重くドープされる。
第８図の構造は第７図の構造に２酸化シリコン層23を
デポジットして得られたものである。きびしい地勢的上
下がないことが市場入手した製造装置を使用してリエン
トリの問題なく酸化物のコンホーマル・デポジションを
容易にする。この酸化物デポジション23の厚さは公称25
0nmである。
デポジットして得られたものである。きびしい地勢的上
下がないことが市場入手した製造装置を使用してリエン
トリの問題なく酸化物のコンホーマル・デポジションを
容易にする。この酸化物デポジション23の厚さは公称25
0nmである。
酸化物の異方性エッチングはポリシリコン・ゲート電
極4,6,金属19及びLDDソース／ドレイン領域22の表面が
露出するまで続けられる。ポリシリコン、単結晶シリコ
ン又はタングステン耐火金属より相当大きな割合でかな
り選択的に酸化物を除去する代表的な異方性エッチング
はリアクティブ・イオン・エッチング・チャンバ内でCH
F3:O2エッチャントを使用して行われる。このエッチン
グの結果、側壁酸化物層又はスペーサは第７図の構造の
隣り合う各縦型に保持される。例えば、第９図に示すよ
うに、ゲート電極４に隣り合う酸化物残留物24,金属19/
フィールド酸化物10に隣り合う側壁酸化物残留物26,主
も重要なｎ−チャンネル・トランジスタ14のゲート電極
６の両側の側壁酸化物残留物27がある。
極4,6,金属19及びLDDソース／ドレイン領域22の表面が
露出するまで続けられる。ポリシリコン、単結晶シリコ
ン又はタングステン耐火金属より相当大きな割合でかな
り選択的に酸化物を除去する代表的な異方性エッチング
はリアクティブ・イオン・エッチング・チャンバ内でCH
F3:O2エッチャントを使用して行われる。このエッチン
グの結果、側壁酸化物層又はスペーサは第７図の構造の
隣り合う各縦型に保持される。例えば、第９図に示すよ
うに、ゲート電極４に隣り合う酸化物残留物24,金属19/
フィールド酸化物10に隣り合う側壁酸化物残留物26,主
も重要なｎ−チャンネル・トランジスタ14のゲート電極
６の両側の側壁酸化物残留物27がある。
この発明による独特な製造方法は、第10図に示すよう
に、重いドーズのソース／ドレイン注入28を有し、ｎ−
チャンネル電界効果トランジスタ14の重くドープしたｎ
型ソース／ドレイン領域29を形成することである。再
び、金属19をマスクとして使い、ｐ−チャンネル・トラ
ンジスタのソース／ドレイン領域17のカウンタードーピ
ングを防止する。図に示すように、側壁酸化物27による
注入マスキングはｎ−チャンネル・トランジスタ14のた
めに軽くドープしたドレイン領域31を形成する。代表的
な注入28は砒素の６×1015イオン/cm2ドーズ及び75K電
子ボルトのエネルギを用いて行われる。
に、重いドーズのソース／ドレイン注入28を有し、ｎ−
チャンネル電界効果トランジスタ14の重くドープしたｎ
型ソース／ドレイン領域29を形成することである。再
び、金属19をマスクとして使い、ｐ−チャンネル・トラ
ンジスタのソース／ドレイン領域17のカウンタードーピ
ングを防止する。図に示すように、側壁酸化物27による
注入マスキングはｎ−チャンネル・トランジスタ14のた
めに軽くドープしたドレイン領域31を形成する。代表的
な注入28は砒素の６×1015イオン/cm2ドーズ及び75K電
子ボルトのエネルギを用いて行われる。
CMOS集積回路の製造は比較的従来方法で終る。すなわ
ち、それは、まずアニール・シーケンスを行い、ゲート
電極と整列して各注入されたソース／ドレイン・ドーパ
ントを活動させ、軽く拡散する。コンタクト／エッチン
グを介し、誘電体デポジション及び金属化が公知の方法
でｐ−チャンネル・トランジスタ16及びｎ−チャンネル
・トランジスタ14の電気ノードを選択的に接続する。
ち、それは、まずアニール・シーケンスを行い、ゲート
電極と整列して各注入されたソース／ドレイン・ドーパ
ントを活動させ、軽く拡散する。コンタクト／エッチン
グを介し、誘電体デポジション及び金属化が公知の方法
でｐ−チャンネル・トランジスタ16及びｎ−チャンネル
・トランジスタ14の電気ノードを選択的に接続する。
この方法及びその最終構造に反映して、ｐ及びｎ−チ
ャンネル電界効果トランジスタは単一ホトリソグラフ・
マスクを使用した形成中に区別された。その上、最終構
造は２つのトランジスタ型の個々の特異性を補償する特
徴を表わすことに注目するべきである。例えば、ｐ型ド
ープドソース／ドレイン領域の低移動性は耐火性金属又
は珪化金属19の共範存在によって相殺される。その結
果、ｐ−チャンネル・トランジスタ16のソース／ドレイ
ン領域抵抗はトランジスタの相互コンダクタンス特性に
あまり寄与しない。同時に、ホット電子トラッピング効
果に対するｎ−チャンネル電界効果トランジスタの感受
性は従来の重くドープしたソース／ドレイン領域構造に
対するLDDソース／ドレイン領域の組入れによって和ら
げられる。それによってこの方法はｐ及びｎ−チャンネ
ル・トランジスタ両方の必要性及び可能性に特に適した
構造的非対称性を有するCMOSトランジスタを製造するこ
とができる。
ャンネル電界効果トランジスタは単一ホトリソグラフ・
マスクを使用した形成中に区別された。その上、最終構
造は２つのトランジスタ型の個々の特異性を補償する特
徴を表わすことに注目するべきである。例えば、ｐ型ド
ープドソース／ドレイン領域の低移動性は耐火性金属又
は珪化金属19の共範存在によって相殺される。その結
果、ｐ−チャンネル・トランジスタ16のソース／ドレイ
ン領域抵抗はトランジスタの相互コンダクタンス特性に
あまり寄与しない。同時に、ホット電子トラッピング効
果に対するｎ−チャンネル電界効果トランジスタの感受
性は従来の重くドープしたソース／ドレイン領域構造に
対するLDDソース／ドレイン領域の組入れによって和ら
げられる。それによってこの方法はｐ及びｎ−チャンネ
ル・トランジスタ両方の必要性及び可能性に特に適した
構造的非対称性を有するCMOSトランジスタを製造するこ
とができる。
第１〜10図はこの発明によって製造されるCMOS装置の各
段階における半導体基板のアクティブ領域の断面図であ
る。 図中、10……フィールド酸化物、３……酸化物ゲート誘
電体層、4,6……ポリシリコン・ゲート電極、５……ｎ
−ウエル領域、8,9,11,12……酸化物、13……ホトレジ
スト、14,16……ｎ及びｐ−チャンネル電界効果トラン
ジスタ、17……ソース／ドレイン領域、19……金属、1
8,21……注入、22……LDD領域、23……２酸化シリコン
層、26……酸化物残留物、27……側壁酸化物残留物。
段階における半導体基板のアクティブ領域の断面図であ
る。 図中、10……フィールド酸化物、３……酸化物ゲート誘
電体層、4,6……ポリシリコン・ゲート電極、５……ｎ
−ウエル領域、8,9,11,12……酸化物、13……ホトレジ
スト、14,16……ｎ及びｐ−チャンネル電界効果トラン
ジスタ、17……ソース／ドレイン領域、19……金属、1
8,21……注入、22……LDD領域、23……２酸化シリコン
層、26……酸化物残留物、27……側壁酸化物残留物。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 サミユエル シー．ジヨーヤ アメリカ合衆国 80525 コロラド コ ロラド スプリングス，ハーヴエスト ロード 4902
Claims (1)
- 【請求項１】フィールド酸化物によって分離され、第一
の型の電界効果トランジスタ及び第二の型の電界効果ト
ランジスタを形成するためのアクティブ領域を持つ半導
体基板上に酸化物ゲート誘電体層を形成する工程と、 前記酸化物ゲート誘電体層の上に第一のポリシリコン・
ゲート電極及び第二のポリシリコン・ゲート電極を形成
する工程と、 前記第一のポリシリコン・ゲート電極及び前記第二のポ
リシリコン・ゲート電極の上にキャップ誘電体層を形成
する工程と、 前記第二のポリシリコン・ゲート電極及び第二の電界効
果トランジスタのソース／ドレイン領域上にホトリソグ
ラフ・マスクを形成する工程と、 前記ホトリソグラフ・マスクの存在下で前記半導体基板
をドープして前記第一のポリシリコン電極と整合したソ
ース／ドレイン領域を前記半導体基板上に形成する工程
と、 前記第一のポリシリコン・ゲート電極が形成されている
第一の電界効果トランジスタのソース／ドレイン領域の
露出した半導体基板の上に選択的に金属領域を形成する
工程と、 前記第二のポリシリコン・ゲート電極と整合して前記第
二のポリシリコン・ゲート電極が形成されている第二の
電界効果トランジスタのソース／ドレイン領域を前記金
属領域をマスクとして用いて軽くドープする工程と、 前記第二のポリシリコン・ゲート電極の側壁誘電体を形
成する工程と、 前記側壁誘電体と整合して前記第二のポリシリコン・ゲ
ート電極のソース／ドレイン領域を前記金属領域をマス
クとして用いて重くドープする工程と、 の各工程により構成されることを特徴とするCMOS電界効
果トランジスタ集積回路の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/345,875 US4874713A (en) | 1989-05-01 | 1989-05-01 | Method of making asymmetrically optimized CMOS field effect transistors |
| US345,875 | 1989-05-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02303157A JPH02303157A (ja) | 1990-12-17 |
| JP2942998B2 true JP2942998B2 (ja) | 1999-08-30 |
Family
ID=23356881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2105493A Expired - Lifetime JP2942998B2 (ja) | 1989-05-01 | 1990-04-23 | 非対称ｃｍｏｓ電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4874713A (ja) |
| EP (1) | EP0396357B1 (ja) |
| JP (1) | JP2942998B2 (ja) |
| DE (1) | DE69014707T2 (ja) |
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