JP2629792B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JP2629792B2 JP2629792B2 JP6841688A JP6841688A JP2629792B2 JP 2629792 B2 JP2629792 B2 JP 2629792B2 JP 6841688 A JP6841688 A JP 6841688A JP 6841688 A JP6841688 A JP 6841688A JP 2629792 B2 JP2629792 B2 JP 2629792B2
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- forming
- layer
- insulating film
- electrode pattern
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【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体技術に関するものである。特に、MO
S構造を有するゲート電極の形成方法に関するものであ
る。
S構造を有するゲート電極の形成方法に関するものであ
る。
従来の半導体装置を、MOS型半導体装置の製造方法を
一例に取り、ゲート酸化工程以降について概略を示そ
う。
一例に取り、ゲート酸化工程以降について概略を示そ
う。
Ｎ型，比抵抗10〜20（Ωcm）のシリコン基板200上
に、ゲート酸化膜として第１酸化シリコン膜201を400Å
形成させたのち、第１ゲート電極層として例えば、第１
多結晶シリコン層202をCVD（Ohemical Vapour Deposi
tion）法によって4000Å堆積させたのちポジレジストを
用いたフォトリソグラフィーによって所望のパターニン
グをする。（第２図（ａ）） さらに、第１ゲート電極層202を900℃水蒸気雰囲気中
で40分間酸化し、第１ゲート電極層202の周囲に約1500
Åの第２酸化シリコン膜203を形成させる。このとき、
同時にシリコン基板上の酸化膜206も400Åになる。（第
２図（ｂ）） さらに、第２ゲート電極層として第２多結晶シリコン
層205をCVD（Ohemical Vapour Deposition）法によっ
て4000Å堆積させたのちポジレジストを用いたフォトリ
ソグラフィーによって所望のパターニングをする。
に、ゲート酸化膜として第１酸化シリコン膜201を400Å
形成させたのち、第１ゲート電極層として例えば、第１
多結晶シリコン層202をCVD（Ohemical Vapour Deposi
tion）法によって4000Å堆積させたのちポジレジストを
用いたフォトリソグラフィーによって所望のパターニン
グをする。（第２図（ａ）） さらに、第１ゲート電極層202を900℃水蒸気雰囲気中
で40分間酸化し、第１ゲート電極層202の周囲に約1500
Åの第２酸化シリコン膜203を形成させる。このとき、
同時にシリコン基板上の酸化膜206も400Åになる。（第
２図（ｂ）） さらに、第２ゲート電極層として第２多結晶シリコン
層205をCVD（Ohemical Vapour Deposition）法によっ
て4000Å堆積させたのちポジレジストを用いたフォトリ
ソグラフィーによって所望のパターニングをする。
こののち、MOSトランジスターのソース，ドレインと
なる部分をポシレジストをもちいたフォトリソグラフィ
ーによって、開孔した後、イオン化リン素（P+）を１×
1015〔個/cm2〕以上イオン注入する。（第２図（ｃ）） この後、酸化シリコン膜をCVD法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエッチングによって開孔し、配線金属例えばA1を蒸
着し、配線金属をフォトリソグラフィー、およびドライ
エッチングして、配線に必要な部分をのこす。
なる部分をポシレジストをもちいたフォトリソグラフィ
ーによって、開孔した後、イオン化リン素（P+）を１×
1015〔個/cm2〕以上イオン注入する。（第２図（ｃ）） この後、酸化シリコン膜をCVD法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエッチングによって開孔し、配線金属例えばA1を蒸
着し、配線金属をフォトリソグラフィー、およびドライ
エッチングして、配線に必要な部分をのこす。
以上従来のMOS型半導体装置の製造方法の概略を示し
た。
た。
しかし、前述の従来技術では、ソース、及びドレイン
の構造は、いわゆるシングルソース，ドレイン構造しか
とることができずドレインとゲート電極層との間に発生
する高電界を緩和するいわゆるLDD（lighly doped dr
ain）構造をとることが不可能であった。
の構造は、いわゆるシングルソース，ドレイン構造しか
とることができずドレインとゲート電極層との間に発生
する高電界を緩和するいわゆるLDD（lighly doped dr
ain）構造をとることが不可能であった。
本発明は、このような課題を解決するものでその目的
とするところは、第１ゲート電極の側壁に、絶縁物から
なる壁体を設けることによってLDD構造を実現するとと
もに第１ゲート電極と第２ゲート電極の分離を確実に実
現でき、しかもシリーズ抵抗を抑制することにある。
とするところは、第１ゲート電極の側壁に、絶縁物から
なる壁体を設けることによってLDD構造を実現するとと
もに第１ゲート電極と第２ゲート電極の分離を確実に実
現でき、しかもシリーズ抵抗を抑制することにある。
本発明のMOS型半導体装置の製造方法は、第１導電型
の半導体基板上に、ゲート絶縁膜となる第１絶縁膜を介
して上部に第２絶縁膜を有する第１ゲート電極パターン
を、少なくとも２個形成する工程、前記第１ゲート電極
パターンをマスクとして、前記半導体基板中に第２導電
型の不純物を形成する工程、前記第１ゲート電極パター
ンおよび前記第１ゲート電極パターン上の前記第２絶縁
膜の側壁に第３絶縁膜からなるサイドウォール膜を形成
する工程、前記サイドウォール膜をマスクとして、前記
半導体基板中に選択的に第２導電型の不純物を注入する
ことにより、ソース、ドレインとなる第２導電型の不純
物層を形成する工程、前記第１ゲート電極パターン間の
前記半導体基板表面に第４絶縁膜を形成する工程、前記
第１ゲート電極パターン間の前記半導体基板中に第１導
電型の不純物を選択的に注入する工程、前記第４絶縁膜
上に第２ゲート電極パターンを形成する工程、前記第１
ゲート電極パターンと前期第２ゲート電極パターンとに
接続する配線層を形成する工程、有することを特徴とす
る。
の半導体基板上に、ゲート絶縁膜となる第１絶縁膜を介
して上部に第２絶縁膜を有する第１ゲート電極パターン
を、少なくとも２個形成する工程、前記第１ゲート電極
パターンをマスクとして、前記半導体基板中に第２導電
型の不純物を形成する工程、前記第１ゲート電極パター
ンおよび前記第１ゲート電極パターン上の前記第２絶縁
膜の側壁に第３絶縁膜からなるサイドウォール膜を形成
する工程、前記サイドウォール膜をマスクとして、前記
半導体基板中に選択的に第２導電型の不純物を注入する
ことにより、ソース、ドレインとなる第２導電型の不純
物層を形成する工程、前記第１ゲート電極パターン間の
前記半導体基板表面に第４絶縁膜を形成する工程、前記
第１ゲート電極パターン間の前記半導体基板中に第１導
電型の不純物を選択的に注入する工程、前記第４絶縁膜
上に第２ゲート電極パターンを形成する工程、前記第１
ゲート電極パターンと前期第２ゲート電極パターンとに
接続する配線層を形成する工程、有することを特徴とす
る。
第１図は、本発明のMOS型半導体装置の実施例を具体
的に示す。
的に示す。
Ｐ型，比抵抗８〜12（Ωcm）のシリコン基板100上
に、第１ゲート酸化膜として第１酸化シリコン膜101を1
000℃ O2雰囲気中で400Å形成させたのち、第１ゲート
電極材として、第１多結晶シリコン層102をCVD法により
4000Å堆積させた後イオン化リン素（P+）を、第１多結
晶シリコン層中に、50Kevの加速エネルギーで５×1015
（cm2）注入した。ついで第２酸化シリコン膜103をCVD
法によって1500Å堆積させた後、ポジレジストを用いた
フォトリソグラフィーによって所望のパターニングを行
ない、ドライエッチングによってはじめに第２酸化シリ
コン膜103を次いで第１多結晶シリコン層102をエッチン
グすることにより、第１ゲート電極パターンを形成し
た。このとき、第１多結晶シリコン層102のエッチング
条件は、SF6,CClF5ガス,150W 圧力0.6Torrで60秒程度
エッチングした。
に、第１ゲート酸化膜として第１酸化シリコン膜101を1
000℃ O2雰囲気中で400Å形成させたのち、第１ゲート
電極材として、第１多結晶シリコン層102をCVD法により
4000Å堆積させた後イオン化リン素（P+）を、第１多結
晶シリコン層中に、50Kevの加速エネルギーで５×1015
（cm2）注入した。ついで第２酸化シリコン膜103をCVD
法によって1500Å堆積させた後、ポジレジストを用いた
フォトリソグラフィーによって所望のパターニングを行
ない、ドライエッチングによってはじめに第２酸化シリ
コン膜103を次いで第１多結晶シリコン層102をエッチン
グすることにより、第１ゲート電極パターンを形成し
た。このとき、第１多結晶シリコン層102のエッチング
条件は、SF6,CClF5ガス,150W 圧力0.6Torrで60秒程度
エッチングした。
次に、フォトリソグラフィーによって所望のパターニ
ングを行なった後、イオン化したリン（P+）を30Kevの
加速エネルギーで８×1012（コ/cm2）イオン注入するこ
とにより、不純物層104を形成した。（第１図（ａ）） 次に、CVD法によって第３酸化シリコン層105を5000Å
堆積させる。このときの堆積条件は、780℃雰囲気中N2O
＋CH4ガス200Paで30分間熱処理を行うことによって得ら
れる。次に、第３酸化シリコン層をRIE（Reactive Ion
Etching）モードで、DRYエッチングした。このとき、
第１多結晶シリコン層102を及び、第２酸化シリコン層1
03の側壁部には、第３酸化シリコン層が残った状態、い
わゆるサイドウォール（Side Wall）105が形成され
る。このDRYエッチングによって第２酸化シリコン層103
は、1000Å程度に膜減りするが、この工程まで第１多結
晶シリコン層102は、酸化シリコン膜によって完全にお
おわれたことになる。（第１図（ｂ）） 次に、イオン化したリンをトランジスターのソース，
ドレインとなる部分106に60Kevの加速エネルギーで５×
1015（コ/cm2）イオン注入したのち第２ゲート酸化膜と
して、第４酸化シリコン膜107を1000℃O2雰囲気中で200
Å形成させ、この後第２ゲート電極部となる第１ゲート
電極パターン間109にイオン化ボロン（Ｂ＋）を40Kevの
加速エネルギーで7.2×1012（コ/cm2）イオン注入し
た。次に第２ゲート電極材として、第２多結晶シリコン
層108をCVD法により4000Å堆積させた後イオン化リン
（P+）を、第２多結晶シリコン層108中に、50Kevの加速
エネルギーで５×1015（cm-2）注入した。
ングを行なった後、イオン化したリン（P+）を30Kevの
加速エネルギーで８×1012（コ/cm2）イオン注入するこ
とにより、不純物層104を形成した。（第１図（ａ）） 次に、CVD法によって第３酸化シリコン層105を5000Å
堆積させる。このときの堆積条件は、780℃雰囲気中N2O
＋CH4ガス200Paで30分間熱処理を行うことによって得ら
れる。次に、第３酸化シリコン層をRIE（Reactive Ion
Etching）モードで、DRYエッチングした。このとき、
第１多結晶シリコン層102を及び、第２酸化シリコン層1
03の側壁部には、第３酸化シリコン層が残った状態、い
わゆるサイドウォール（Side Wall）105が形成され
る。このDRYエッチングによって第２酸化シリコン層103
は、1000Å程度に膜減りするが、この工程まで第１多結
晶シリコン層102は、酸化シリコン膜によって完全にお
おわれたことになる。（第１図（ｂ）） 次に、イオン化したリンをトランジスターのソース，
ドレインとなる部分106に60Kevの加速エネルギーで５×
1015（コ/cm2）イオン注入したのち第２ゲート酸化膜と
して、第４酸化シリコン膜107を1000℃O2雰囲気中で200
Å形成させ、この後第２ゲート電極部となる第１ゲート
電極パターン間109にイオン化ボロン（Ｂ＋）を40Kevの
加速エネルギーで7.2×1012（コ/cm2）イオン注入し
た。次に第２ゲート電極材として、第２多結晶シリコン
層108をCVD法により4000Å堆積させた後イオン化リン
（P+）を、第２多結晶シリコン層108中に、50Kevの加速
エネルギーで５×1015（cm-2）注入した。
次にポジレジストを用いたフォトリソグラフィーによ
って所望のパターニングを行ったのちドライエッチング
することにより、第２ゲート電極パターン108を形成し
た。このときのエッチ条件は、C2ClF5＋SF6150W圧力0.6
Torrで約90秒であった。
って所望のパターニングを行ったのちドライエッチング
することにより、第２ゲート電極パターン108を形成し
た。このときのエッチ条件は、C2ClF5＋SF6150W圧力0.6
Torrで約90秒であった。
こののち、第２多結晶シリコンと配線材を絶縁するた
めの酸化シリコンを堆積させ、第１多結晶シリコン，第
２多結晶シリコンとの接触を取るための孔を開孔し配線
材を堆積し、パターニングしたのち、素子表面保護膜を
堆積させ、最後に配線材と外部端子との接触を取るため
の孔を開孔し、Al等の配線層110を形成した。（第１図
（ｃ）），（ｄ）） 以上、本発明の実施例を具体的に示した、しかし、こ
の実施例は、あくまで一実施例であり例えば、多結晶シ
リコン層をMoSi2,TiSi2,WSi2,MO,Ti,W,Pt層等に変えて
も、また多結晶シリコンとMoSi2,TiSi2,WSi2層等のポリ
サイド層等に変えても効果は同じである。
めの酸化シリコンを堆積させ、第１多結晶シリコン，第
２多結晶シリコンとの接触を取るための孔を開孔し配線
材を堆積し、パターニングしたのち、素子表面保護膜を
堆積させ、最後に配線材と外部端子との接触を取るため
の孔を開孔し、Al等の配線層110を形成した。（第１図
（ｃ）），（ｄ）） 以上、本発明の実施例を具体的に示した、しかし、こ
の実施例は、あくまで一実施例であり例えば、多結晶シ
リコン層をMoSi2,TiSi2,WSi2,MO,Ti,W,Pt層等に変えて
も、また多結晶シリコンとMoSi2,TiSi2,WSi2層等のポリ
サイド層等に変えても効果は同じである。
以上本発明によれば、MOSトランジスターにLDD構造を
採用できるためゲート長を0.5μｍにしても安定した素
子特性を実現できた。
採用できるためゲート長を0.5μｍにしても安定した素
子特性を実現できた。
また、本発明のMOS型半導体装置の製造方法によって
作られた4MビットのMASKROMは従来の半導体装置に比べ
て歩留りを20％増加させることが出来た。
作られた4MビットのMASKROMは従来の半導体装置に比べ
て歩留りを20％増加させることが出来た。
第１図（ａ）〜（ｄ）、本発明のMOS型半導体装置の製
造方法の一実施例の工程断面図である。 第２図（ａ）〜（ｃ）は、従来のMOS型半導体装置の製
造方法の工程断面図である。 100……第１導電型不純物を含むシリコン基板 101……第１ゲート酸化膜 102……第１多結晶シリコン層 103……第１酸化シリコン層 104……第２導電型不純物層 105……サイドウォール 106……第２導電型不純物層 107……第２ゲート酸化膜（第４シリコン酸化膜） 108……第２多結晶シリコン層 109……第２ゲート電極部 110……配線層 200……第１導電型不純物を含むシリコン基板 201……第１ゲート酸化膜 202……第１多結晶シリコン層 203……第２酸化シリコン層 204……第２導電型不純物 205……第２多結晶シリコン層 206……第２ゲート酸化膜
造方法の一実施例の工程断面図である。 第２図（ａ）〜（ｃ）は、従来のMOS型半導体装置の製
造方法の工程断面図である。 100……第１導電型不純物を含むシリコン基板 101……第１ゲート酸化膜 102……第１多結晶シリコン層 103……第１酸化シリコン層 104……第２導電型不純物層 105……サイドウォール 106……第２導電型不純物層 107……第２ゲート酸化膜（第４シリコン酸化膜） 108……第２多結晶シリコン層 109……第２ゲート電極部 110……配線層 200……第１導電型不純物を含むシリコン基板 201……第１ゲート酸化膜 202……第１多結晶シリコン層 203……第２酸化シリコン層 204……第２導電型不純物 205……第２多結晶シリコン層 206……第２ゲート酸化膜
Claims (1)
- 【請求項１】（ａ）第１導電型の半導体基板上に、ゲー
ト絶縁膜となる第１絶縁膜を介して上部に第２絶縁膜を
有する第１ゲート電極パターンを、少なくとも２個形成
する工程、 （ｂ）前記第１ゲート電極パターンをマスクとして、前
記半導体基板中に第２導電型の不純物層を形成する工
程、 （ｃ）前記第１ゲート電極パターンおよび前記第１ゲー
ト電極パターン上の前記第２絶縁膜の側壁に第３絶縁膜
からなるサイドウォール膜を形成する工程、 （ｄ）前記サイドウォール膜をマスクとして、前記半導
体基板中に選択的に第２導電型の不純物を注入すること
により、ソース、ドレインとなる第２導電型の不純物層
を形成する工程、 （ｅ）前記第１ゲート電極パターン間の前記半導体基板
表面に第４絶縁膜を形成する工程、 （ｆ）前記第１ゲート電極パターン間の前記半導体基板
中に第１導電型の不純物を選択的に注入する工程、 （ｇ）前記第４絶縁膜上に第２ゲート電極パターンを形
成する工程、 （ｈ）前記第１ゲート電極パターンと前記第２ゲート電
極パターンとに接続する配線層を形成する工程、 を有することを特徴とするMOS型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6841688A JP2629792B2 (ja) | 1988-03-23 | 1988-03-23 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6841688A JP2629792B2 (ja) | 1988-03-23 | 1988-03-23 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241174A JPH01241174A (ja) | 1989-09-26 |
| JP2629792B2 true JP2629792B2 (ja) | 1997-07-16 |
Family
ID=13373055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6841688A Expired - Lifetime JP2629792B2 (ja) | 1988-03-23 | 1988-03-23 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629792B2 (ja) |
-
1988
- 1988-03-23 JP JP6841688A patent/JP2629792B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01241174A (ja) | 1989-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |