JPH0263154A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0263154A JPH0263154A JP21444688A JP21444688A JPH0263154A JP H0263154 A JPH0263154 A JP H0263154A JP 21444688 A JP21444688 A JP 21444688A JP 21444688 A JP21444688 A JP 21444688A JP H0263154 A JPH0263154 A JP H0263154A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 11
- 239000011574 phosphorus Substances 0.000 abstract description 11
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 150000002500 ions Chemical class 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 238000000206 photolithography Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造技術に関するものである。
従来の半導体装置の製造方法を、ＭＯ５型半導体装置の
製造方法を一例に取り、ゲート酸化工程以降について概
略を示そう。
製造方法を一例に取り、ゲート酸化工程以降について概
略を示そう。
Ｎ型、比抵抗１０〜２０（０ｃｍ）のシリコン基板２０
１上に、ゲート酸化１１ｍ ２０２を４００人形成させ
たのち、ゲート電極層２０３として例えば、燐を多量（
１０”個／ｃｍ−”以上）に含んだ多結晶シリコン層２
０３をＣＶ Ｄ （ＣｈｅｍｉｃａｌＶａｐｏｕｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法によって４０００人堆積させる
。
１上に、ゲート酸化１１ｍ ２０２を４００人形成させ
たのち、ゲート電極層２０３として例えば、燐を多量（
１０”個／ｃｍ−”以上）に含んだ多結晶シリコン層２
０３をＣＶ Ｄ （ＣｈｅｍｉｃａｌＶａｐｏｕｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法によって４０００人堆積させる
。
ついで、ポジレジストを用いたフォトリソグラフィーに
よって所望のパターニングをし、（第２図（ａ））、
ドライエツチングによって多結晶シリコン層２０３を
エツチングする。
よって所望のパターニングをし、（第２図（ａ））、
ドライエツチングによって多結晶シリコン層２０３を
エツチングする。
次に、イオン化したリン（Ｐ９）を３０Ｋｅｙの加速エ
ネルギーで８ＸＩＯ”（コ／ｃｍ”）イオン注入する。
ネルギーで８ＸＩＯ”（コ／ｃｍ”）イオン注入する。
（第２図（ｂ））
つぎに、ＣＶＤ法によって第１酸化シリコン層を５００
０人堆積させる。
０人堆積させる。
次に、第１酸化シリコン層をＲｒ Ｅ （Ｒｅａｃｔｉ
ｖｅＩｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲＹエツチ
ングする。このとき、多結晶シリコン層２０３の側壁部
には、第２酸化シリコン膜が残った状態、いわゆるサイ
ドウオール（Ｓｉｄｅ Ｗａｌｌ） ２０４が形成され
る。
ｖｅＩｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲＹエツチ
ングする。このとき、多結晶シリコン層２０３の側壁部
には、第２酸化シリコン膜が残った状態、いわゆるサイ
ドウオール（Ｓｉｄｅ Ｗａｌｌ） ２０４が形成され
る。
こののちＭＯＳトランジスターのソース、ドレインとな
る部分をポジレジストをもちいたフォトリソグラフィー
によって、開孔した後、イオン化ホウ素（Ｂ＋）をｌＸ
ｌ０”［個／ｃｍ”］以上イオン注入する。（第２図（
Ｃ）） この後、酸化シリコン膜をＣＶＤ法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエツチングによって開孔し、配線金属例えばＡＩを
蒸着し、配線金属をフォトリソグラフィー、およびドラ
イエツチングして、配線に必要な部分なのこす。
る部分をポジレジストをもちいたフォトリソグラフィー
によって、開孔した後、イオン化ホウ素（Ｂ＋）をｌＸ
ｌ０”［個／ｃｍ”］以上イオン注入する。（第２図（
Ｃ）） この後、酸化シリコン膜をＣＶＤ法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエツチングによって開孔し、配線金属例えばＡＩを
蒸着し、配線金属をフォトリソグラフィー、およびドラ
イエツチングして、配線に必要な部分なのこす。
以上従来のＭＯ５型半導体装置の製造方法の概略をしめ
した。
した。
〔発明が解決しようとする課題〕
しかし、前述の従来技術では、抵抗体を形成しようとし
た場合、ＭＯＳトランジスターのソース、ドレイン拡散
やゲート電極層を用いる場合。
た場合、ＭＯＳトランジスターのソース、ドレイン拡散
やゲート電極層を用いる場合。
例えば、１にΩの抵抗体が必要なときソース拡散のシー
ト抵抗が３０（Ω／口）ならば幅１．５μｍ長さ５０μ
ｍの拡散層が必要となり、素子の微細化を進める障害の
一つになっていた。
ト抵抗が３０（Ω／口）ならば幅１．５μｍ長さ５０μ
ｍの拡散層が必要となり、素子の微細化を進める障害の
一つになっていた。
本発明は、このような問題点を解決するものでその目的
とするところはＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄＤｒａｉｎ ）構造を製造する際に用いるイオン注
入を利用して抵抗層を制御住良（、シかも簡便に形成し
得る方法を提供するものである。
とするところはＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄＤｒａｉｎ ）構造を製造する際に用いるイオン注
入を利用して抵抗層を制御住良（、シかも簡便に形成し
得る方法を提供するものである。
本発明の半導体装置の製造方法は、半導体装置の製造方
法において、少なくとも、半導体基板の表面にゲート絶
縁膜を形成する工程とゲート電極層を堆積する工程と部
分的に、第１導電型の不純物をゲート電極層に導入する
工程と、ゲート電極層をパターニングする工程と、第１
導電型の不純物をゲート電極層及びシリコン基板に導入
する工程とを具備することを特徴とする。
法において、少なくとも、半導体基板の表面にゲート絶
縁膜を形成する工程とゲート電極層を堆積する工程と部
分的に、第１導電型の不純物をゲート電極層に導入する
工程と、ゲート電極層をパターニングする工程と、第１
導電型の不純物をゲート電極層及びシリコン基板に導入
する工程とを具備することを特徴とする。
［実 施 例１
第１図は、本発明の半導体装置の製造方法の実施例をＭ
Ｏ５型半導体装置の製造方法を例に取り具体的に示す。
Ｏ５型半導体装置の製造方法を例に取り具体的に示す。
Ｐ型、比抵抗８〜１２（Ωｃｍ）のシリコン基板１００
上に、ゲート酸化膜１０１を１０００℃０、雰囲気中で
４００人形成させたのち、ゲート電極材として、多結晶
シリコン層１０２をＣＶＤ法により４０００人堆積させ
た後、ポジレジストを用いたフォトリソグラフィーによ
って所望のパターニングを行なった。こののち６０Ｋｅ
ｖの加速エネルギーでイオン化した燐を８Ｘ１０”（ｃ
ｍ−”）イオン注入した。第１図（ａ）この燐が注入
された領域の多結晶シリコンのシート抵抗は２０（Ω／
口）である、また、燐が注入されない領域の多結晶シリ
コンのシート抵抗はｌＸｌ０９ （Ω／口）である、こ
ののちこのポジフォトレジストを剥離した。さらに、ポ
ジレジストを用いたフォトリソグラフィーによって所望
のパタニングを行ったのち、ドライエツチングによって
多結晶シリコン層をエツチングした。このときのエッチ
条件はＣｘ ＣＩ Ｆ、＋ＳＦ、ｌ ５０Ｗ圧力０．６
Ｔｏｒｒで約２０秒であったさらに、ＭＯＳトランジス
ターをＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒ
ａｉｎ ）構造にするためにはじめにイオン化したリン
（Ｐｏ）を８０Ｋｅｙの加速エネルギーで８ｘ ｌ Ｑ
１！ （コ／ｃｍ”）イオン注入してＮ−領域（１１
０）を形成した。（第１図（ｂ））このとき、先はど燐
が注入されなかった多結晶シリコン中にも燐が注入され
、５００（Ω／口）のシート抵抗を有する多結晶シリコ
ン層、Ｎ−多結晶シリコン層（１０８）を得ることがで
きた。
上に、ゲート酸化膜１０１を１０００℃０、雰囲気中で
４００人形成させたのち、ゲート電極材として、多結晶
シリコン層１０２をＣＶＤ法により４０００人堆積させ
た後、ポジレジストを用いたフォトリソグラフィーによ
って所望のパターニングを行なった。こののち６０Ｋｅ
ｖの加速エネルギーでイオン化した燐を８Ｘ１０”（ｃ
ｍ−”）イオン注入した。第１図（ａ）この燐が注入
された領域の多結晶シリコンのシート抵抗は２０（Ω／
口）である、また、燐が注入されない領域の多結晶シリ
コンのシート抵抗はｌＸｌ０９ （Ω／口）である、こ
ののちこのポジフォトレジストを剥離した。さらに、ポ
ジレジストを用いたフォトリソグラフィーによって所望
のパタニングを行ったのち、ドライエツチングによって
多結晶シリコン層をエツチングした。このときのエッチ
条件はＣｘ ＣＩ Ｆ、＋ＳＦ、ｌ ５０Ｗ圧力０．６
Ｔｏｒｒで約２０秒であったさらに、ＭＯＳトランジス
ターをＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒ
ａｉｎ ）構造にするためにはじめにイオン化したリン
（Ｐｏ）を８０Ｋｅｙの加速エネルギーで８ｘ ｌ Ｑ
１！ （コ／ｃｍ”）イオン注入してＮ−領域（１１
０）を形成した。（第１図（ｂ））このとき、先はど燐
が注入されなかった多結晶シリコン中にも燐が注入され
、５００（Ω／口）のシート抵抗を有する多結晶シリコ
ン層、Ｎ−多結晶シリコン層（１０８）を得ることがで
きた。
つぎに、ＣＶＤ法によって第１酸化シリコン層を５００
０人堆積させた。
０人堆積させた。
次に、第１酸化シリコン層をＲＩ Ｅ （Ｒｅａｃｔｉ
ｖｅＩｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲＹエツチ
ングした。このとき、多結晶シリコン層１０２の側壁部
には、第２酸化シリコン膜が残った状態、いわゆるサイ
ドウオール（Ｓｉｄｅ Ｗａｌｌ ） １０６が形成
される。
ｖｅＩｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲＹエツチ
ングした。このとき、多結晶シリコン層１０２の側壁部
には、第２酸化シリコン膜が残った状態、いわゆるサイ
ドウオール（Ｓｉｄｅ Ｗａｌｌ ） １０６が形成
される。
こののちＭＯＳトランジスターのソース、ドレインとな
る部分をポジレジストをもちいたフォトリソグラフィー
によって、開孔した後、イオン化燐をｌＸｌ０”［個／
ｃｍ’］以上イオン注入してＮ十拡散層を形成させた。
る部分をポジレジストをもちいたフォトリソグラフィー
によって、開孔した後、イオン化燐をｌＸｌ０”［個／
ｃｍ’］以上イオン注入してＮ十拡散層を形成させた。
（第１図（Ｃ））この後、酸化シリコンを堆積し、配線
材との接触をとるための孔を開孔したのち配線材を堆積
させ、パターニングしたのち、素子表面保護膜を堆積さ
せ、最後に配線材と外部端子との接触を取るための孔を
開孔する。
材との接触をとるための孔を開孔したのち配線材を堆積
させ、パターニングしたのち、素子表面保護膜を堆積さ
せ、最後に配線材と外部端子との接触を取るための孔を
開孔する。
以上、本発明の実施例を具体的にしめした。しかし、こ
の実施例は、あくまで一実施例でありＭＯＳトランジス
ターのみではなく、バイポーラ−トランジスターや、両
者を含む製造工程に適用できる。
の実施例は、あくまで一実施例でありＭＯＳトランジス
ターのみではなく、バイポーラ−トランジスターや、両
者を含む製造工程に適用できる。
以上本発明によれば、比較的高抵抗の抵抗体を形成でき
るためたと久ばバイアス回路の抵抗体をより少ない面積
で形成できるようになりたとえば、１にΩの抵抗体は、
幅１．５μｍ長さ３μｍの領域で形成できるようになっ
た。
るためたと久ばバイアス回路の抵抗体をより少ない面積
で形成できるようになりたとえば、１にΩの抵抗体は、
幅１．５μｍ長さ３μｍの領域で形成できるようになっ
た。
第１図（ａ） 〜（ｃ）は、本発明のＭＯ５型半導体装
置の製造方法の一実施例の工程図である。 第２図（ａ）〜（ｃ）は、従来のＭＯ３型半導体装置の
製造方法の工程図である。 ２０ト シリコン基板 ・ゲート酸化膜 ・第１多結晶シリコン層 ・第１酸化シリコン層 ・フォトレジスト層 ・サイドウオール ・素子分離酸化珪素膜 ・Ｎ−多結晶シリコン層 Ｎ十多結晶シリコン層 ・Ｎ−拡散層 ・Ｎ十拡散層 シリコン基板 ゲート酸化膜 第１多結晶シリコン層 サイドウオール フォトレジスト層 拡散層 素子分離酸化珪素膜 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）冨１唱 １＋。
置の製造方法の一実施例の工程図である。 第２図（ａ）〜（ｃ）は、従来のＭＯ３型半導体装置の
製造方法の工程図である。 ２０ト シリコン基板 ・ゲート酸化膜 ・第１多結晶シリコン層 ・第１酸化シリコン層 ・フォトレジスト層 ・サイドウオール ・素子分離酸化珪素膜 ・Ｎ−多結晶シリコン層 Ｎ十多結晶シリコン層 ・Ｎ−拡散層 ・Ｎ十拡散層 シリコン基板 ゲート酸化膜 第１多結晶シリコン層 サイドウオール フォトレジスト層 拡散層 素子分離酸化珪素膜 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）冨１唱 １＋。
Claims (1)
- 半導体装置の製造方法において、少なくとも、半導体基
板の表面にゲート絶縁膜を形成する工程とゲート電極層
を堆積する工程と部分的に、第１導電型の不純物をゲー
ト電極層に導入する工程と、ゲート電極層をパターニン
グする工程と、第１導電型の不純物をゲート電極層及び
シリコン基板に導入する工程とを具備することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21444688A JPH0263154A (ja) | 1988-08-29 | 1988-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21444688A JPH0263154A (ja) | 1988-08-29 | 1988-08-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0263154A true JPH0263154A (ja) | 1990-03-02 |
Family
ID=16655900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21444688A Pending JPH0263154A (ja) | 1988-08-29 | 1988-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0263154A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241461A (ja) * | 1991-01-14 | 1992-08-28 | Matsushita Electric Works Ltd | 多結晶シリコン層を有する半導体素子の製造方法 |
| JP2004363284A (ja) * | 2003-06-04 | 2004-12-24 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1988
- 1988-08-29 JP JP21444688A patent/JPH0263154A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241461A (ja) * | 1991-01-14 | 1992-08-28 | Matsushita Electric Works Ltd | 多結晶シリコン層を有する半導体素子の製造方法 |
| JP2004363284A (ja) * | 2003-06-04 | 2004-12-24 | Renesas Technology Corp | 半導体装置の製造方法 |
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