JPH04241461A - 多結晶シリコン層を有する半導体素子の製造方法 - Google Patents
多結晶シリコン層を有する半導体素子の製造方法Info
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- JPH04241461A JPH04241461A JP268591A JP268591A JPH04241461A JP H04241461 A JPH04241461 A JP H04241461A JP 268591 A JP268591 A JP 268591A JP 268591 A JP268591 A JP 268591A JP H04241461 A JPH04241461 A JP H04241461A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は、抵抗率の異なる複数の
多結晶シリコン層を有する半導体素子の製造方法に関す
るものであり、例えば、光点弧サイリスタを用いたラッ
チング機能を有する半導体リレーの製造に利用されるも
のである。
多結晶シリコン層を有する半導体素子の製造方法に関す
るものであり、例えば、光点弧サイリスタを用いたラッ
チング機能を有する半導体リレーの製造に利用されるも
のである。
【０００２】
【従来の技術】光点弧サイリスタは、例えば、ＰＮＰＮ
４層構造を有する通常の逆阻止３端子サイリスタにおけ
るゲート信号の印加に代えて、光信号の照射により順方
向阻止状態から順方向導通状態に移行せしめるように構
成されたサイリスタである。近年では、このようなサイ
リスタの高耐圧化、大容量化に伴い、入力信号に対して
高感度でありながら、ｄＶ／ｄｔ耐量（つまり順方向阻
止状態におけるアノード・カソード間の印加電圧の変化
による誤点弧に対する耐量）が大きく、ノイズ等による
誤動作を生じないサイリスタの出現が望まれている。し
かしながら、一般的にはｄＶ／ｄｔ耐量を大きくすると
、入力信号に対する感度が低下するという相反する関係
がある。この関係を解決すべく構成された光点弧サイリ
スタの等価回路を図３に示す。このサイリスタは、誤点
弧防止回路を有するので、高いゲート感度を維持しつつ
、ｄＶ／ｄｔ耐量を大きくすることができる。以下、そ
の構成及び動作について説明する。
４層構造を有する通常の逆阻止３端子サイリスタにおけ
るゲート信号の印加に代えて、光信号の照射により順方
向阻止状態から順方向導通状態に移行せしめるように構
成されたサイリスタである。近年では、このようなサイ
リスタの高耐圧化、大容量化に伴い、入力信号に対して
高感度でありながら、ｄＶ／ｄｔ耐量（つまり順方向阻
止状態におけるアノード・カソード間の印加電圧の変化
による誤点弧に対する耐量）が大きく、ノイズ等による
誤動作を生じないサイリスタの出現が望まれている。し
かしながら、一般的にはｄＶ／ｄｔ耐量を大きくすると
、入力信号に対する感度が低下するという相反する関係
がある。この関係を解決すべく構成された光点弧サイリ
スタの等価回路を図３に示す。このサイリスタは、誤点
弧防止回路を有するので、高いゲート感度を維持しつつ
、ｄＶ／ｄｔ耐量を大きくすることができる。以下、そ
の構成及び動作について説明する。
【０００３】このサイリスタは、アノードのＰ層１６、
アノードゲートのＮ層１、カソードゲートのＰ層３、カ
ソードのＮ層６，７を形成して、ＰＮＰＮ４層構造を実
現すると共に、カソードゲートのＰ層３とカソードのＮ
層６，７の間に、抵抗１４、ＮチャンネルＭＯＳＦＥＴ
を形成している。このＭＯＳＦＥＴは、ベース２とソー
ス５及びドレイン４とＭＯＳゲート１３を備えている。 ＭＯＳＦＥＴのゲート１３の電位は、アノードゲートの
Ｎ層１に形成されたＰ層１７により与えられ、また、こ
のＭＯＳＦＥＴのゲート１３の保護のため、ツェナーダ
イオード１８がサイリスタのカソードのＮ層６，７と、
ＭＯＳＦＥＴのゲート１３の間に接続されている。
アノードゲートのＮ層１、カソードゲートのＰ層３、カ
ソードのＮ層６，７を形成して、ＰＮＰＮ４層構造を実
現すると共に、カソードゲートのＰ層３とカソードのＮ
層６，７の間に、抵抗１４、ＮチャンネルＭＯＳＦＥＴ
を形成している。このＭＯＳＦＥＴは、ベース２とソー
ス５及びドレイン４とＭＯＳゲート１３を備えている。 ＭＯＳＦＥＴのゲート１３の電位は、アノードゲートの
Ｎ層１に形成されたＰ層１７により与えられ、また、こ
のＭＯＳＦＥＴのゲート１３の保護のため、ツェナーダ
イオード１８がサイリスタのカソードのＮ層６，７と、
ＭＯＳＦＥＴのゲート１３の間に接続されている。
【０００４】今、アノードのＰ層１６がカソードのＮ層
６，７に対して正電位となるような急峻な立ち上がり電
圧が印加された場合、光点弧サイリスタの内部でアノー
ドからカソードに向かう過渡電流が流れる。誤点弧防止
回路が無い場合には、この過渡電流により光点弧サイリ
スタが誤点弧される。ところが、図３に示す回路では、
アノードゲートのＮ層１に形成されたＰ層１７の電位が
上昇することにより、ＭＯＳゲート１３の電位が上昇し
、上述のＮチャンネルＭＯＳＦＥＴが導通し、光点弧サ
イリスタのゲート・カソード間がクランプされるので、
誤点弧は防止される。ＭＯＳゲート１３の電位は、アノ
ードゲートのＮ層１に形成されたＰ層１７により制御可
能なので、急峻な立ち上がり電圧がアノード・カソード
間に印加された場合にのみ、ＮチャンネルＭＯＳＦＥＴ
が導通するように制御することができる。したがって、
通常の交流周波数電圧が印加された場合における発光ダ
イオード１９による光感度は、カソードゲートのＰ層３
とカソードのＮ層６，７の間に接続された抵抗１４の大
きさにより制御することができる。また、Ｎチャンネル
ＭＯＳＦＥＴのスレショルド電圧を低く設定すれば、通
常の交流回路の制御時において、アノード・カソード間
電圧がゼロ近傍で、しかも光信号が照射されているとき
にのみ点弧されるゼロクロス機能を持たせることもでき
る。
６，７に対して正電位となるような急峻な立ち上がり電
圧が印加された場合、光点弧サイリスタの内部でアノー
ドからカソードに向かう過渡電流が流れる。誤点弧防止
回路が無い場合には、この過渡電流により光点弧サイリ
スタが誤点弧される。ところが、図３に示す回路では、
アノードゲートのＮ層１に形成されたＰ層１７の電位が
上昇することにより、ＭＯＳゲート１３の電位が上昇し
、上述のＮチャンネルＭＯＳＦＥＴが導通し、光点弧サ
イリスタのゲート・カソード間がクランプされるので、
誤点弧は防止される。ＭＯＳゲート１３の電位は、アノ
ードゲートのＮ層１に形成されたＰ層１７により制御可
能なので、急峻な立ち上がり電圧がアノード・カソード
間に印加された場合にのみ、ＮチャンネルＭＯＳＦＥＴ
が導通するように制御することができる。したがって、
通常の交流周波数電圧が印加された場合における発光ダ
イオード１９による光感度は、カソードゲートのＰ層３
とカソードのＮ層６，７の間に接続された抵抗１４の大
きさにより制御することができる。また、Ｎチャンネル
ＭＯＳＦＥＴのスレショルド電圧を低く設定すれば、通
常の交流回路の制御時において、アノード・カソード間
電圧がゼロ近傍で、しかも光信号が照射されているとき
にのみ点弧されるゼロクロス機能を持たせることもでき
る。
【０００５】図３に示す半導体素子を製造するために従
来用いていた製造工程の一部を図２（ａ）乃至（ｄ）に
示す。まず、図２（ａ）に示すように、Ｎ型の不純物半
導体１に、Ｐ型拡散層２，３を形成する。そして、基板
の表面をＳｉＯ２ よりなる酸化膜８で覆い、ドーパン
トを含まない多結晶シリコン層９を堆積させる。この多
結晶シリコン層により作成する抵抗１４の大きさを制御
するために、所定のドーズ量だけ不純物をイオン注入す
る。次に、図２（ｂ）に示すように、ホトレジスト加工
により、多結晶シリコン層９から、ＭＯＳＦＥＴのゲー
ト１３、抵抗１４、及び各種配線となる部分１２を作成
した後、サイリスタのカソード６，７及びＭＯＳＦＥＴ
のドレイン４、ソース５を形成する部分の酸化膜８を除
去する。次に、図２（ｃ）に示すように、ノンドープシ
リケートグラス１０を堆積された後、図２（ｄ）に示す
ように、抵抗１４を覆っている部分１１以外のノンドー
プシリケートグラス１０を除去し、不純物を拡散するこ
とにより、抵抗１４となる部分以外の多結晶シリコン層
の低抵抗化を行うと共に、サイリスタのカソードのＮ層
６，７及びＮチャンネルＭＯＳＦＥＴのドレイン４、ソ
ース５を形成する。
来用いていた製造工程の一部を図２（ａ）乃至（ｄ）に
示す。まず、図２（ａ）に示すように、Ｎ型の不純物半
導体１に、Ｐ型拡散層２，３を形成する。そして、基板
の表面をＳｉＯ２ よりなる酸化膜８で覆い、ドーパン
トを含まない多結晶シリコン層９を堆積させる。この多
結晶シリコン層により作成する抵抗１４の大きさを制御
するために、所定のドーズ量だけ不純物をイオン注入す
る。次に、図２（ｂ）に示すように、ホトレジスト加工
により、多結晶シリコン層９から、ＭＯＳＦＥＴのゲー
ト１３、抵抗１４、及び各種配線となる部分１２を作成
した後、サイリスタのカソード６，７及びＭＯＳＦＥＴ
のドレイン４、ソース５を形成する部分の酸化膜８を除
去する。次に、図２（ｃ）に示すように、ノンドープシ
リケートグラス１０を堆積された後、図２（ｄ）に示す
ように、抵抗１４を覆っている部分１１以外のノンドー
プシリケートグラス１０を除去し、不純物を拡散するこ
とにより、抵抗１４となる部分以外の多結晶シリコン層
の低抵抗化を行うと共に、サイリスタのカソードのＮ層
６，７及びＮチャンネルＭＯＳＦＥＴのドレイン４、ソ
ース５を形成する。
【０００６】
【発明が解決しようとする課題】上述の従来の製造方法
では、多結晶シリコン層９から、ＭＯＳＦＥＴのゲート
１３、抵抗１４及び各種配線となる部分１２をホトレジ
スト加工により作成した後、サイリスタのカソード６，
７及びＭＯＳＦＥＴのドレイン４、ソース５を形成する
部分の絶縁膜を除去する図２（ｂ）の製造工程、及び、
図２（ｄ）に示すように、抵抗１４を覆っている部分１
１以外のノンドープシリケートグラス１０を除去する製
造工程により、多結晶シリコン層１２，１３，１４エッ
ジ下の熱酸化膜８がオーバーエッチングされ、その後、
中間絶縁膜として堆積させるシリケートグラスが多結晶
シリコン層１２，１３，１４エッジ付近で均一に堆積さ
れず、ボイドが発生し、種々の不良を引き起こす原因に
なるという欠点があった。
では、多結晶シリコン層９から、ＭＯＳＦＥＴのゲート
１３、抵抗１４及び各種配線となる部分１２をホトレジ
スト加工により作成した後、サイリスタのカソード６，
７及びＭＯＳＦＥＴのドレイン４、ソース５を形成する
部分の絶縁膜を除去する図２（ｂ）の製造工程、及び、
図２（ｄ）に示すように、抵抗１４を覆っている部分１
１以外のノンドープシリケートグラス１０を除去する製
造工程により、多結晶シリコン層１２，１３，１４エッ
ジ下の熱酸化膜８がオーバーエッチングされ、その後、
中間絶縁膜として堆積させるシリケートグラスが多結晶
シリコン層１２，１３，１４エッジ付近で均一に堆積さ
れず、ボイドが発生し、種々の不良を引き起こす原因に
なるという欠点があった。
【０００７】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、多結晶シリコン層
を有する半導体素子の製造方法において、多結晶シリコ
ン層エッジ下の絶縁膜のオーバーエッチングを無くし、
後の製造工程で堆積させる絶縁膜が多結晶シリコン層エ
ッジで均一に堆積されるようにして、種々の不良を引き
起こす原因となるボイドの発生を防止することにある。
のであり、その目的とするところは、多結晶シリコン層
を有する半導体素子の製造方法において、多結晶シリコ
ン層エッジ下の絶縁膜のオーバーエッチングを無くし、
後の製造工程で堆積させる絶縁膜が多結晶シリコン層エ
ッジで均一に堆積されるようにして、種々の不良を引き
起こす原因となるボイドの発生を防止することにある。
【０００８】
【課題を解決するための手段】本発明に係る多結晶シリ
コン層を有する半導体素子の製造方法にあっては、上記
の課題を解決するために、図１に示すように、半導体基
板１の表面に第１の絶縁層８を形成し、第１の絶縁層８
上に高抵抗の第１の多結晶シリコン層１４及び低抵抗の
第２の多結晶シリコン層１２，１３を形成し、第１の絶
縁層８上及び第１及び第２の多結晶シリコン層１２，１
３，１４上に第２の絶縁層を形成する多結晶シリコン層
を有する半導体素子の製造方法において、半導体基板１
の表面に高抵抗の多結晶シリコン層９を堆積し、この高
抵抗の多結晶シリコン層９のうち第１の多結晶シリコン
層１４以外の部分の低抵抗化を行った後、ホトレジスト
加工により前記第１及び第２の多結晶シリコン層１２，
１３を形成することを特徴とするものである。
コン層を有する半導体素子の製造方法にあっては、上記
の課題を解決するために、図１に示すように、半導体基
板１の表面に第１の絶縁層８を形成し、第１の絶縁層８
上に高抵抗の第１の多結晶シリコン層１４及び低抵抗の
第２の多結晶シリコン層１２，１３を形成し、第１の絶
縁層８上及び第１及び第２の多結晶シリコン層１２，１
３，１４上に第２の絶縁層を形成する多結晶シリコン層
を有する半導体素子の製造方法において、半導体基板１
の表面に高抵抗の多結晶シリコン層９を堆積し、この高
抵抗の多結晶シリコン層９のうち第１の多結晶シリコン
層１４以外の部分の低抵抗化を行った後、ホトレジスト
加工により前記第１及び第２の多結晶シリコン層１２，
１３を形成することを特徴とするものである。
【０００９】
【作用】本発明にあっては、図１に示すように、多結晶
シリコン層９を堆積し、高抵抗となる多結晶シリコン層
１４以外の部分の低抵抗化を行った後、ホトレジスト加
工により、ＭＯＳＦＥＴのゲート１３及び各種配線１２
のような低抵抗の多結晶シリコン層を形成するようにし
たので、多結晶シリコン層１２，１３，１４のエッジ下
の熱酸化膜８のエッチングが全く無く、後の製造工程で
中間絶縁膜として堆積させるシリケートグラスが多結晶
シリコン層１２，１３，１４のエッジで均一に堆積され
るようにして、種々の不良を引き起こす原因となるボイ
ドを生じさせないで製造できるものである。
シリコン層９を堆積し、高抵抗となる多結晶シリコン層
１４以外の部分の低抵抗化を行った後、ホトレジスト加
工により、ＭＯＳＦＥＴのゲート１３及び各種配線１２
のような低抵抗の多結晶シリコン層を形成するようにし
たので、多結晶シリコン層１２，１３，１４のエッジ下
の熱酸化膜８のエッチングが全く無く、後の製造工程で
中間絶縁膜として堆積させるシリケートグラスが多結晶
シリコン層１２，１３，１４のエッジで均一に堆積され
るようにして、種々の不良を引き起こす原因となるボイ
ドを生じさせないで製造できるものである。
【００１０】
【実施例】図１は本発明による光点弧サイリスタの製造
工程を示す断面図である。まず、図１（ａ）に示すよう
に、Ｎ型の高抵抗不純物半導体基板１にＰ型拡散層２，
３を形成する。そして、基板の表面をＳｉＯ２ よりな
る酸化膜８で覆い、ドーパントを含まない多結晶シリコ
ン層９を堆積させる。この多結晶シリコン層９により作
成する抵抗１４の大きさを制御するために、所定のドー
ズ量だけ不純物をイオン注入する。次に、図１（ｂ）に
示すように、ノンドープシリケートグラス１０を堆積さ
せる。そして、図１（ｃ）に示すように、抵抗１４とな
る部分の表面以外のノンドープシリケートグラス１０を
除去し、ウェハー全面にわたって、不純物をデポジショ
ンする。このとき、抵抗１４となる部分の多結晶シリコ
ン層９は、ノンドープシリケートグラス１１により覆わ
れており、この部分以外の多結晶シリコン層に不純物が
注入され、低抵抗化が行われる。次に、図１（ｄ）に示
すように、ノンドープシリケートグラス１１を除去し、
ホトレジスト加工により、多結晶シリコン層９から、Ｍ
ＯＳＦＥＴのゲート１３、抵抗１４、及び各種配線１２
を作成する。次に、図１（ｅ）に示すように、抵抗１４
となる多結晶シリコン層をレジスト１５で覆う。そして
、ウェハー全面にわたって、Ｎ型の不純物をイオン注入
する。サイリスタのカソード６，７及びＭＯＳＦＥＴの
ドレイン４、ソース５を形成する部分の酸化膜を、予め
比較的薄く作成しておくことにより、また、Ｎ型の不純
物のイオン注入を高加速エネルギーで行うことにより、
サイリスタのカソード６，７及びＭＯＳＦＥＴのドレイ
ン４、ソース５に不純物がイオン注入される。このとき
、抵抗１４となる部分の多結晶シリコン層はレジスト１
５で覆われていることにより、不純物が注入されること
はない。その後、レジスト１５を除去し、シリケートグ
ラス等の中間絶縁膜を堆積し、各種表面電極を作成する
。
工程を示す断面図である。まず、図１（ａ）に示すよう
に、Ｎ型の高抵抗不純物半導体基板１にＰ型拡散層２，
３を形成する。そして、基板の表面をＳｉＯ２ よりな
る酸化膜８で覆い、ドーパントを含まない多結晶シリコ
ン層９を堆積させる。この多結晶シリコン層９により作
成する抵抗１４の大きさを制御するために、所定のドー
ズ量だけ不純物をイオン注入する。次に、図１（ｂ）に
示すように、ノンドープシリケートグラス１０を堆積さ
せる。そして、図１（ｃ）に示すように、抵抗１４とな
る部分の表面以外のノンドープシリケートグラス１０を
除去し、ウェハー全面にわたって、不純物をデポジショ
ンする。このとき、抵抗１４となる部分の多結晶シリコ
ン層９は、ノンドープシリケートグラス１１により覆わ
れており、この部分以外の多結晶シリコン層に不純物が
注入され、低抵抗化が行われる。次に、図１（ｄ）に示
すように、ノンドープシリケートグラス１１を除去し、
ホトレジスト加工により、多結晶シリコン層９から、Ｍ
ＯＳＦＥＴのゲート１３、抵抗１４、及び各種配線１２
を作成する。次に、図１（ｅ）に示すように、抵抗１４
となる多結晶シリコン層をレジスト１５で覆う。そして
、ウェハー全面にわたって、Ｎ型の不純物をイオン注入
する。サイリスタのカソード６，７及びＭＯＳＦＥＴの
ドレイン４、ソース５を形成する部分の酸化膜を、予め
比較的薄く作成しておくことにより、また、Ｎ型の不純
物のイオン注入を高加速エネルギーで行うことにより、
サイリスタのカソード６，７及びＭＯＳＦＥＴのドレイ
ン４、ソース５に不純物がイオン注入される。このとき
、抵抗１４となる部分の多結晶シリコン層はレジスト１
５で覆われていることにより、不純物が注入されること
はない。その後、レジスト１５を除去し、シリケートグ
ラス等の中間絶縁膜を堆積し、各種表面電極を作成する
。
【００１１】以上のような工程により、図３の等価回路
に示される誤点弧防止回路を備える光点弧サイリスタを
製造することができる。
に示される誤点弧防止回路を備える光点弧サイリスタを
製造することができる。
【００１２】
【発明の効果】本発明の製造方法によれば、半導体基板
の表面に多結晶シリコン層を堆積し、第１の多結晶シリ
コン層以外の部分の低抵抗化を行った後、ホトレジスト
加工により、高抵抗の第１の多結晶シリコン層と低抵抗
の第２の多結晶シリコン層とを形成するようにしたから
、第１及び第２の多結晶シリコン層エッジ下の絶縁膜の
エッチングが全く無く、後の製造工程で中間絶縁膜とし
て堆積させるシリケートグラスのような絶縁物質が、第
１及び第２の多結晶シリコン層エッジで均一に堆積され
るようにして、種々の不良を引き起こす原因となるボイ
ドを生じさせることなく、多結晶シリコン層を有する半
導体素子を製造することができるという効果がある。
の表面に多結晶シリコン層を堆積し、第１の多結晶シリ
コン層以外の部分の低抵抗化を行った後、ホトレジスト
加工により、高抵抗の第１の多結晶シリコン層と低抵抗
の第２の多結晶シリコン層とを形成するようにしたから
、第１及び第２の多結晶シリコン層エッジ下の絶縁膜の
エッチングが全く無く、後の製造工程で中間絶縁膜とし
て堆積させるシリケートグラスのような絶縁物質が、第
１及び第２の多結晶シリコン層エッジで均一に堆積され
るようにして、種々の不良を引き起こす原因となるボイ
ドを生じさせることなく、多結晶シリコン層を有する半
導体素子を製造することができるという効果がある。
【００１３】なお、実施例で説明した光点弧サイリスタ
のみならず、多結晶シリコン層を有するダイオード、ト
ランジスタなどにも本発明による製造方法を応用すれば
、多結晶シリコン層エッジのアンダーカットやボイドを
生じさせないで、各種半導体素子を製造できる。
のみならず、多結晶シリコン層を有するダイオード、ト
ランジスタなどにも本発明による製造方法を応用すれば
、多結晶シリコン層エッジのアンダーカットやボイドを
生じさせないで、各種半導体素子を製造できる。
【図１】本発明の製造方法の工程を示す断面図である。
【図２】従来の製造方法の工程を示す断面図である。
【図３】本発明の方法により製造される半導体素子の等
価回路図である。
価回路図である。
１ 半導体基板
８ 絶縁膜
９ 多結晶シリコン層
１２ 低抵抗の多結晶シリコン層１３ 低
抵抗のＭＯＳゲート
抵抗のＭＯＳゲート
Claims (1)
- 【請求項１】 半導体基板の表面に第１の絶縁層を形
成し、第１の絶縁層上に高抵抗の第１の多結晶シリコン
層及び低抵抗の第２の多結晶シリコン層を形成し、第１
の絶縁層上及び第１及び第２の多結晶シリコン層上に第
２の絶縁層を形成する多結晶シリコン層を有する半導体
素子の製造方法において、半導体基板の表面に高抵抗の
多結晶シリコン層を堆積し、この高抵抗の多結晶シリコ
ン層のうち第１の多結晶シリコン層以外の部分の低抵抗
化を行った後、ホトレジスト加工により前記第１及び第
２の多結晶シリコン層を形成することを特徴とする多結
晶シリコン層を有する半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP268591A JPH04241461A (ja) | 1991-01-14 | 1991-01-14 | 多結晶シリコン層を有する半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP268591A JPH04241461A (ja) | 1991-01-14 | 1991-01-14 | 多結晶シリコン層を有する半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241461A true JPH04241461A (ja) | 1992-08-28 |
Family
ID=11536149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP268591A Pending JPH04241461A (ja) | 1991-01-14 | 1991-01-14 | 多結晶シリコン層を有する半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241461A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633434A (ja) * | 1986-06-23 | 1988-01-08 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPH0235726A (ja) * | 1988-07-26 | 1990-02-06 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0263154A (ja) * | 1988-08-29 | 1990-03-02 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1991
- 1991-01-14 JP JP268591A patent/JPH04241461A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633434A (ja) * | 1986-06-23 | 1988-01-08 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPH0235726A (ja) * | 1988-07-26 | 1990-02-06 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0263154A (ja) * | 1988-08-29 | 1990-03-02 | Seiko Epson Corp | 半導体装置の製造方法 |
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