JPH0430194B2 - - Google Patents
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- JPH0430194B2 JPH0430194B2 JP56136663A JP13666381A JPH0430194B2 JP H0430194 B2 JPH0430194 B2 JP H0430194B2 JP 56136663 A JP56136663 A JP 56136663A JP 13666381 A JP13666381 A JP 13666381A JP H0430194 B2 JPH0430194 B2 JP H0430194B2
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- 239000000758 substrate Substances 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 13
- 230000015556 catabolic process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- -1 arsenic ions Chemical class 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明は半導体集積回路に形成される保護回路
素子、特に高耐圧をもつた保護回路素子の構造に
関する。
素子、特に高耐圧をもつた保護回路素子の構造に
関する。
従来、半導体集積回路（IC）は大規模化・高
密度化が進むに従つて、例えばMIS型素子のゲー
ト絶縁膜が薄くなり、そのゲート耐圧は低くなつ
ているために、これらの素子を破壊から保護する
ために保護回路素子が設けられている。このよう
なICは通常では電源電圧５〔Ｖ〕程度で動作する
回路が多いから、保護回路素子は耐圧が低くても
充分に役立つている。しかし例えば外部に螢光表
示管のような表示装置などが接続されるICでは、
IC内に40〜50〔Ｖ〕で動作する高耐圧素子が設け
られているので、かような高耐圧素子の保護に従
来の保護回路素子をそのまま付加しても用をなさ
ない。しかも高耐圧素子は低濃度・高抵抗の限ら
れた狭い領域を用いて形成しなければ高耐圧が得
られないため、それより高電圧が印加されれば、
容易に破壊される脆弱な性質を持つた素子であ
る。
密度化が進むに従つて、例えばMIS型素子のゲー
ト絶縁膜が薄くなり、そのゲート耐圧は低くなつ
ているために、これらの素子を破壊から保護する
ために保護回路素子が設けられている。このよう
なICは通常では電源電圧５〔Ｖ〕程度で動作する
回路が多いから、保護回路素子は耐圧が低くても
充分に役立つている。しかし例えば外部に螢光表
示管のような表示装置などが接続されるICでは、
IC内に40〜50〔Ｖ〕で動作する高耐圧素子が設け
られているので、かような高耐圧素子の保護に従
来の保護回路素子をそのまま付加しても用をなさ
ない。しかも高耐圧素子は低濃度・高抵抗の限ら
れた狭い領域を用いて形成しなければ高耐圧が得
られないため、それより高電圧が印加されれば、
容易に破壊される脆弱な性質を持つた素子であ
る。
本発明はこの様なIC内部に設けられる脆弱な
高耐圧素子を保護するための保護回路素子を提供
するものである。
高耐圧素子を保護するための保護回路素子を提供
するものである。
保護回路素子としては、従来よりＰ−Ｎ逆接合
を利用するなど数多くの構造が提案されている
が、ラテラル構造の保護回路素子を適用した場合
は第１図に示す回路図となり、入出力端子VIOに
保護回路素子T1のドレインが接続され、ソース
とゲートと基板とは接地されており、入出力端子
VIOに異常高電圧が印加されると、保護回路素子
T1はラテラルトランジスタ特性を示し、入出力
端子はラテラルトランジスタの応答特性によつて
決まる時間内に接地側と短絡して、入力段の半導
体素子T2に高電圧が印加しない様に保護してい
る。
を利用するなど数多くの構造が提案されている
が、ラテラル構造の保護回路素子を適用した場合
は第１図に示す回路図となり、入出力端子VIOに
保護回路素子T1のドレインが接続され、ソース
とゲートと基板とは接地されており、入出力端子
VIOに異常高電圧が印加されると、保護回路素子
T1はラテラルトランジスタ特性を示し、入出力
端子はラテラルトランジスタの応答特性によつて
決まる時間内に接地側と短絡して、入力段の半導
体素子T2に高電圧が印加しない様に保護してい
る。
第２図はこの様な保護回路素子T1の断面構造
を例示しており、Ｎ型半導体基体１上にN+型チ
ヤネル・カツト領域２を介して厚いフイールド酸
化膜３を形成し、両側の活性領域にP+型ドレイ
ン領域４、P+型ソース領域５がそれぞれ設けら
れる。そしてこの様な構造とした保護回路素子に
入出力端子から異常高電圧が印加されると、ドレ
イン領域４とチヤンネル・カツト領域２との間の
PN接合がブレークダウンを起し、基体１がチヤ
ージアツプされる。そこでチヤージアツプされた
基体１とグランドレベルのソース領域５とが順方
向となり、基体１からソース領域５へ電流が流れ
ると同時に該ラテラルトランジスタが作動し、ド
レイン領域４からソース領域５へと電流が流れ込
む。異常高電圧が吸収されるまでの時間は上記ラ
テラルトランジスタの応答特性によつて決まり、
早いほど被保護素子は安全に保護されることにな
る。
を例示しており、Ｎ型半導体基体１上にN+型チ
ヤネル・カツト領域２を介して厚いフイールド酸
化膜３を形成し、両側の活性領域にP+型ドレイ
ン領域４、P+型ソース領域５がそれぞれ設けら
れる。そしてこの様な構造とした保護回路素子に
入出力端子から異常高電圧が印加されると、ドレ
イン領域４とチヤンネル・カツト領域２との間の
PN接合がブレークダウンを起し、基体１がチヤ
ージアツプされる。そこでチヤージアツプされた
基体１とグランドレベルのソース領域５とが順方
向となり、基体１からソース領域５へ電流が流れ
ると同時に該ラテラルトランジスタが作動し、ド
レイン領域４からソース領域５へと電流が流れ込
む。異常高電圧が吸収されるまでの時間は上記ラ
テラルトランジスタの応答特性によつて決まり、
早いほど被保護素子は安全に保護されることにな
る。
このようにラテラル型（横型）構造の保護回路
素子はラテラルトランジスタ特性、特にその高速
応答特性を利用したものである。また、入出力端
子VIO側のドレイン領域４がチヤンネル・カツト
領域２と接触している部分７でのブレークダウン
電圧が、保証できる耐圧を決めている。一方チヤ
ンネル・カツト領域は本来IC内全体の寄生トラ
ンジスタ動作を抑止することが主目的であるか
ら、余り低濃度にはできない。従つてこの様な構
造のままでは保護素子が低電圧（30〔Ｖ〕以下程
度）で作動し、高耐圧素子の保護素子としては適
さない。なお図中、６はゲート電極、８はりん珪
酸ガラス（PSG）等の表面保護膜、９はドレイ
ン電極、１０はソース電極を示している。
素子はラテラルトランジスタ特性、特にその高速
応答特性を利用したものである。また、入出力端
子VIO側のドレイン領域４がチヤンネル・カツト
領域２と接触している部分７でのブレークダウン
電圧が、保証できる耐圧を決めている。一方チヤ
ンネル・カツト領域は本来IC内全体の寄生トラ
ンジスタ動作を抑止することが主目的であるか
ら、余り低濃度にはできない。従つてこの様な構
造のままでは保護素子が低電圧（30〔Ｖ〕以下程
度）で作動し、高耐圧素子の保護素子としては適
さない。なお図中、６はゲート電極、８はりん珪
酸ガラス（PSG）等の表面保護膜、９はドレイ
ン電極、１０はソース電極を示している。
本発明はこのような従来の保護回路素子に代え
て、より高い絶縁耐圧を有する保護回路素子を提
供しようとするものである。
て、より高い絶縁耐圧を有する保護回路素子を提
供しようとするものである。
即ち本発明の保護回路素子は、一導電型半導体
基体上に絶縁膜で互いに分離されたドレイン領域
及びソース領域と、前記絶縁膜と前記一導電型半
導体基体の界面に形成されたチヤンネル・カツト
領域と、前記絶縁膜上に形成された電極とを有す
る保護回路素子であつて、前記ドレイン領域は周
囲を反対導電型低濃度領域で囲まれた反対導電型
高濃度領域からなり、前記ソース領域は反対導電
型高濃度領域からなり、前記チヤンネル・カツト
領域は一導電型高濃度領域からなり、かつその端
部の一方が前記ドレイン領域の反対導電型低濃度
領域と接するか、あるいは離間し、他方が前記ソ
ース領域の反対導電型高濃度領域と接するように
形成され、前記ドレイン領域の反対導電型高濃度
領域は被保護素子に接続され、前記電極と前記ソ
ース領域の反対導電型高濃度領域は基準電位に接
続されていることを特徴とする。
基体上に絶縁膜で互いに分離されたドレイン領域
及びソース領域と、前記絶縁膜と前記一導電型半
導体基体の界面に形成されたチヤンネル・カツト
領域と、前記絶縁膜上に形成された電極とを有す
る保護回路素子であつて、前記ドレイン領域は周
囲を反対導電型低濃度領域で囲まれた反対導電型
高濃度領域からなり、前記ソース領域は反対導電
型高濃度領域からなり、前記チヤンネル・カツト
領域は一導電型高濃度領域からなり、かつその端
部の一方が前記ドレイン領域の反対導電型低濃度
領域と接するか、あるいは離間し、他方が前記ソ
ース領域の反対導電型高濃度領域と接するように
形成され、前記ドレイン領域の反対導電型高濃度
領域は被保護素子に接続され、前記電極と前記ソ
ース領域の反対導電型高濃度領域は基準電位に接
続されていることを特徴とする。
以下本発明を図を用い実施例について詳細に説
明する。
明する。
第３図ａ及びｂは別の一実施例の断面構造図、
第４図ａ乃至ｅは一実施例の製造工程断面図であ
る。
第４図ａ乃至ｅは一実施例の製造工程断面図であ
る。
本発明によれば、例えば第３図ａに示すような
断面構造の保護回路素子が提供される。即ち、該
保護回路素子はＮ型半導体（シリコン）基体（Ｎ
ウエル、Ｎ基板等）１１の表面に、その活性化領
域面を画定表出するフイルド酸化膜１２が設けら
れており、該フイールド酸化膜１２によつてへだ
てられた一方の活性化領域に、周囲がＰ型低濃度
（Ｐ−型）、オフセツト領域１３で囲まれたＰ型高
濃度（P+型）ドレイン領域１４、他方の活性領
域にＰ型高濃度（P+型）ソース領域１５が形成
されている。又前記フイールド酸化膜１２下部の
基板表層部には前記オフセツト領域１３及びソー
ス領域１５の両方に接するＮ型高濃度（N+型）
チヤンネル・カツト領域１６が設けられている。
更に又該基体上を覆うPSG等の絶縁膜１７上に、
該絶縁膜１７の電極窓を介してP+型ドレイン領
域１４に接するドレイン電極１８、P+型ソース
領域１５に接するソース電極１９及びドレイン領
域−ソース領域間のフイールド酸化膜１２の上部
に位置するゲート電極２０が形成され、前記ドレ
イン電極１８が入力端子２１に、ソース電極１９
及びゲート電極２０が基準電位端子即ち接地端子
２２に接続されてなつている。そして該構造を有
する保護回路素子に於ては、入力端子を介して異
常電圧がドレイン領域に加わつてもPN接合部２
３に於けるデブレツシヨン層が低不純物濃度の
P-型オフセツト領域１３内に広く拡がるために、
該保護素子のブレークタウン電圧をオフセツト領
域とチヤンネル・カツト領域の比抵抗で決定され
る値まで高めることができる。また、該構造にお
いてラテラルトランジスタのベースに対応する機
能を果たしているチヤンネル・カツト領域は従来
と同一の構造を有しているため、応答特性が従来
に比べて低下することもない。
断面構造の保護回路素子が提供される。即ち、該
保護回路素子はＮ型半導体（シリコン）基体（Ｎ
ウエル、Ｎ基板等）１１の表面に、その活性化領
域面を画定表出するフイルド酸化膜１２が設けら
れており、該フイールド酸化膜１２によつてへだ
てられた一方の活性化領域に、周囲がＰ型低濃度
（Ｐ−型）、オフセツト領域１３で囲まれたＰ型高
濃度（P+型）ドレイン領域１４、他方の活性領
域にＰ型高濃度（P+型）ソース領域１５が形成
されている。又前記フイールド酸化膜１２下部の
基板表層部には前記オフセツト領域１３及びソー
ス領域１５の両方に接するＮ型高濃度（N+型）
チヤンネル・カツト領域１６が設けられている。
更に又該基体上を覆うPSG等の絶縁膜１７上に、
該絶縁膜１７の電極窓を介してP+型ドレイン領
域１４に接するドレイン電極１８、P+型ソース
領域１５に接するソース電極１９及びドレイン領
域−ソース領域間のフイールド酸化膜１２の上部
に位置するゲート電極２０が形成され、前記ドレ
イン電極１８が入力端子２１に、ソース電極１９
及びゲート電極２０が基準電位端子即ち接地端子
２２に接続されてなつている。そして該構造を有
する保護回路素子に於ては、入力端子を介して異
常電圧がドレイン領域に加わつてもPN接合部２
３に於けるデブレツシヨン層が低不純物濃度の
P-型オフセツト領域１３内に広く拡がるために、
該保護素子のブレークタウン電圧をオフセツト領
域とチヤンネル・カツト領域の比抵抗で決定され
る値まで高めることができる。また、該構造にお
いてラテラルトランジスタのベースに対応する機
能を果たしているチヤンネル・カツト領域は従来
と同一の構造を有しているため、応答特性が従来
に比べて低下することもない。
第３図ｂは本発明の他の一実施例を示したもの
で、各領域は第３図ａと同記号で表わしてある。
そして該構造と前記実施例との相異は、N+型チ
ヤネル・カツト領域１６がP-型オフセツト領域
１３に直かに接していない点である。そしてこの
ようにするとPN接合部２３に於けるデプレツシ
ヨン層はオフセツト領域１３とそれに接する低不
純物濃度のＮ型半導体基体１１の両方に広く拡が
るために、該保護素子のブレークダウン電圧をオ
フセツト領域と半導体基体の比抵抗で決定され
る、前記実施例よりも更に高い値まで高めること
ができる。また、該構造においてラテラルトラン
ジスタのベースに対応する機能を果たしているチ
ヤンネル・カツト領域は従来とほぼ同一の構造を
有しているため、応答特性の低下も最小限に抑え
ることができる。
で、各領域は第３図ａと同記号で表わしてある。
そして該構造と前記実施例との相異は、N+型チ
ヤネル・カツト領域１６がP-型オフセツト領域
１３に直かに接していない点である。そしてこの
ようにするとPN接合部２３に於けるデプレツシ
ヨン層はオフセツト領域１３とそれに接する低不
純物濃度のＮ型半導体基体１１の両方に広く拡が
るために、該保護素子のブレークダウン電圧をオ
フセツト領域と半導体基体の比抵抗で決定され
る、前記実施例よりも更に高い値まで高めること
ができる。また、該構造においてラテラルトラン
ジスタのベースに対応する機能を果たしているチ
ヤンネル・カツト領域は従来とほぼ同一の構造を
有しているため、応答特性の低下も最小限に抑え
ることができる。
次に本発明の保護回路素子の製造手順を、一実
施例について第４図ａ乃至ｅに示す工程断面図を
用いて説明する。該製造工程は上記工程断面図の
順に進められ、先ず第４図ａに示すようにＮ型シ
リコン（si）基体１１上に膜厚数100〔Å〕程度の
酸化シリコン（SiO2）膜２４を介して膜厚1000
〔Å〕程度の窒化シリコン（Si3N4）膜２５を選
択的に形成して活性化領域を遮蔽した後、前記
Si3N4膜２５をマスクとする例えば砒素イオン
（As+）の選択注入によりＮ型si基体１１面に選
択的にAs+注入領域１６を形成する。次いで前記
Si3N膜２５を耐酸化マスクとして選択熱酸化を
行い、第４図ｂに示すようにＮ型Si基体１１面
に、下部にN+型チヤネル・カツト領域１６を有
するフイールド酸化膜１２及び１２′を選択的に
形成する。次いで前記Si3N4膜２５を除去した
後、第４図ｃに示すようにフイールド酸化膜１２
及び１２′をマスクとしてＮ型Si基体１１面に注
入量の硼素イオン（B+）を選択的に注入し、基
体面に選択的に低濃度硼素(B)注入領域１３′を形
成する。次いで第４図ｄに示すように該基体上に
オフセツト領域形成部位上を覆うレジスト・パタ
ーン２６を形成し、該レジスト・パターン２６及
び前記フイールド酸化膜１２及び１２′をマスク
として基体面に高注入量の硼素イオン（B+）を
選択注入し、Ｎ型Si基体１１内に選択的に高濃度
硼素(B)注入領域１４′及び１５′を形成する。次い
で前記レジスト・パターン２６を除去した後、所
望の高温アニール処理を施して、第４図ｅに示す
ようにフイールド酸化膜１２′の一方の側に表出
するＮ型Si基板１１面にP-型オフセツト領域１
３を周囲に有するＰ＋型ドレイン領域１４を、又
フイールド酸化膜１２′の他方の側に表出するＮ
型Si基板１１面にP+型ソース領域１５を形成す
る。そして図示しないが、以下通常の方法に従つ
てPSG等の絶縁膜の形成、電極窓開き、電極形
成等がなされて第３図ａに示すような回路保護素
子が提供される。
施例について第４図ａ乃至ｅに示す工程断面図を
用いて説明する。該製造工程は上記工程断面図の
順に進められ、先ず第４図ａに示すようにＮ型シ
リコン（si）基体１１上に膜厚数100〔Å〕程度の
酸化シリコン（SiO2）膜２４を介して膜厚1000
〔Å〕程度の窒化シリコン（Si3N4）膜２５を選
択的に形成して活性化領域を遮蔽した後、前記
Si3N4膜２５をマスクとする例えば砒素イオン
（As+）の選択注入によりＮ型si基体１１面に選
択的にAs+注入領域１６を形成する。次いで前記
Si3N膜２５を耐酸化マスクとして選択熱酸化を
行い、第４図ｂに示すようにＮ型Si基体１１面
に、下部にN+型チヤネル・カツト領域１６を有
するフイールド酸化膜１２及び１２′を選択的に
形成する。次いで前記Si3N4膜２５を除去した
後、第４図ｃに示すようにフイールド酸化膜１２
及び１２′をマスクとしてＮ型Si基体１１面に注
入量の硼素イオン（B+）を選択的に注入し、基
体面に選択的に低濃度硼素(B)注入領域１３′を形
成する。次いで第４図ｄに示すように該基体上に
オフセツト領域形成部位上を覆うレジスト・パタ
ーン２６を形成し、該レジスト・パターン２６及
び前記フイールド酸化膜１２及び１２′をマスク
として基体面に高注入量の硼素イオン（B+）を
選択注入し、Ｎ型Si基体１１内に選択的に高濃度
硼素(B)注入領域１４′及び１５′を形成する。次い
で前記レジスト・パターン２６を除去した後、所
望の高温アニール処理を施して、第４図ｅに示す
ようにフイールド酸化膜１２′の一方の側に表出
するＮ型Si基板１１面にP-型オフセツト領域１
３を周囲に有するＰ＋型ドレイン領域１４を、又
フイールド酸化膜１２′の他方の側に表出するＮ
型Si基板１１面にP+型ソース領域１５を形成す
る。そして図示しないが、以下通常の方法に従つ
てPSG等の絶縁膜の形成、電極窓開き、電極形
成等がなされて第３図ａに示すような回路保護素
子が提供される。
なおラテラル構造の素子は本来バイポーラ形素
子であり、従つて上記に説明した保護回路素子は
PNP型トランジスタであるが、構造はMOS形素
子に類似するため、MOS形素子の名称を用いて
説明した。
子であり、従つて上記に説明した保護回路素子は
PNP型トランジスタであるが、構造はMOS形素
子に類似するため、MOS形素子の名称を用いて
説明した。
なお又本発明の保護回路素子は上記実施例と逆
導電型で形成することもできる。
導電型で形成することもできる。
以上説明したように、本発明は従来に比べて応
答特性を低下させることなく耐圧を向上させた保
護回路素子であり、特に本発明に於ては高電圧が
印加されるドレイン領域の周囲に低不純物濃度の
オフセツト領域を設けることにより耐圧の向上を
図つているので、不純物濃度の高い半導体基板や
ウエル内に保護回路素子を形成する際に特に顕著
な効果を示すものである。
答特性を低下させることなく耐圧を向上させた保
護回路素子であり、特に本発明に於ては高電圧が
印加されるドレイン領域の周囲に低不純物濃度の
オフセツト領域を設けることにより耐圧の向上を
図つているので、不純物濃度の高い半導体基板や
ウエル内に保護回路素子を形成する際に特に顕著
な効果を示すものである。
第１図は保護回路素子の回路図、第２図は従来
の保護回路素子の断面構造図、第３図ａ及びｂは
本発明の第１及び第２の実施例の断面構造図で、
第４図ａ乃至ｅは製造手順の一実施例に於ける工
程断面図である。 図に於て、１１はＮ型半導体（シリコン）基
体、１２はフイールド酸化膜、１３はＰ型低濃度
（P-型）オフセツト領域、１４はＰ型高濃度（P+
型）ドレイン領域、１５はＰ型高濃度（P+型）
ソース領域、１６はＮ型高濃度（N+型）チヤネ
ル・カツト領域１６，１７は絶縁膜、１８はドレ
イン電極、１９はソース電極、２０はゲート電
極、２１は入力端子、２２は基準電位（接地）端
子を示す。
の保護回路素子の断面構造図、第３図ａ及びｂは
本発明の第１及び第２の実施例の断面構造図で、
第４図ａ乃至ｅは製造手順の一実施例に於ける工
程断面図である。 図に於て、１１はＮ型半導体（シリコン）基
体、１２はフイールド酸化膜、１３はＰ型低濃度
（P-型）オフセツト領域、１４はＰ型高濃度（P+
型）ドレイン領域、１５はＰ型高濃度（P+型）
ソース領域、１６はＮ型高濃度（N+型）チヤネ
ル・カツト領域１６，１７は絶縁膜、１８はドレ
イン電極、１９はソース電極、２０はゲート電
極、２１は入力端子、２２は基準電位（接地）端
子を示す。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体基体上に形成され絶縁膜で互
いに分離されたドレイン領域及びソース領域と、
前記絶縁膜と前記一導電型半導体基体の界面に形
成されたチヤンネル・カツト領域と、前記絶縁膜
上に形成された電極とを有する保護回路素子であ
つて、 前記ドレイン領域は周囲を反対導電型低濃度領
域で囲まれた反対導電型高濃度領域からなり、 前記ソース領域は反対導電型高濃度領域からな
り、 前記チヤンネル・カツト領域は一導電型高濃度
領域からなり、且つその端部の一方が前記ドレイ
ン領域の反対導電型低濃度領域と接するか或いは
離間し、他方が前記ソース領域の反対導電型高濃
度領域と接するように形成され、 前記ドレイン領域の反対導電型高濃度領域は被
保護素子に接続され、 前記電極と前記ソース領域の反対導電型高濃度
領域は基準電位に接続されていることを特徴とす
る保護回路素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136663A JPS5837969A (ja) | 1981-08-31 | 1981-08-31 | 保護回路素子 |
| US06/346,224 US4602267A (en) | 1981-02-17 | 1982-02-05 | Protection element for semiconductor device |
| DE8282300764T DE3270937D1 (en) | 1981-02-17 | 1982-02-16 | Protection element for a semiconductor device |
| EP82300764A EP0058557B1 (en) | 1981-02-17 | 1982-02-16 | Protection element for a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136663A JPS5837969A (ja) | 1981-08-31 | 1981-08-31 | 保護回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5837969A JPS5837969A (ja) | 1983-03-05 |
| JPH0430194B2 true JPH0430194B2 (ja) | 1992-05-21 |
Family
ID=15180581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136663A Granted JPS5837969A (ja) | 1981-02-17 | 1981-08-31 | 保護回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837969A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151469A (ja) * | 1983-02-18 | 1984-08-29 | Fujitsu Ltd | 保護回路素子 |
| JPS60117651A (ja) * | 1983-11-29 | 1985-06-25 | Fujitsu Ltd | 高耐圧保護回路装置 |
| JPS6269661A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 半導体集積回路の保護回路 |
| JPS6269662A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 半導体集積回路の保護回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164876A (ja) * | 1974-12-03 | 1976-06-04 | Nippon Electric Co | Zetsuengeetogatadenkaikokahandotaisochinoseizohoho |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526470U (ja) * | 1975-06-30 | 1977-01-18 |
-
1981
- 1981-08-31 JP JP56136663A patent/JPS5837969A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164876A (ja) * | 1974-12-03 | 1976-06-04 | Nippon Electric Co | Zetsuengeetogatadenkaikokahandotaisochinoseizohoho |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5837969A (ja) | 1983-03-05 |
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