JP3114613B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3114613B2 JP3114613B2 JP08093791A JP9379196A JP3114613B2 JP 3114613 B2 JP3114613 B2 JP 3114613B2 JP 08093791 A JP08093791 A JP 08093791A JP 9379196 A JP9379196 A JP 9379196A JP 3114613 B2 JP3114613 B2 JP 3114613B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- conductivity type
- semiconductor device
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを用いた半導体装置の構造に関し、特に、そのゲート
酸化膜をサージから保護するための構造に関する。
タを用いた半導体装置の構造に関し、特に、そのゲート
酸化膜をサージから保護するための構造に関する。
【０００２】
【従来の技術】図１２は、従来のＣＭＯＳ型集積回路半
導体装置におけるインバータ回路の基本レイアウトを示
す図である。図１２において、入力信号は、第１のアル
ミ層１０４−ａからコンタクト１０３−ａを介してゲー
ト電極１０２に伝達される。一方、インバータの出力
は、ＮＭＯＳ、ＰＭＯＳのドレイン領域からコンタクト
１０３−ｄ、１０３−ｅを介して、第１のアルミ層１０
４−ｄから伝達される。
導体装置におけるインバータ回路の基本レイアウトを示
す図である。図１２において、入力信号は、第１のアル
ミ層１０４−ａからコンタクト１０３−ａを介してゲー
ト電極１０２に伝達される。一方、インバータの出力
は、ＮＭＯＳ、ＰＭＯＳのドレイン領域からコンタクト
１０３−ｄ、１０３−ｅを介して、第１のアルミ層１０
４−ｄから伝達される。
【０００３】図１３は、図１２に示したインバータ回路
を３段接続した場合の模式的レイアウト図である。尚、
図１３において、ウェルに電位を与えるための拡散層と
ウェル領域は、省略してある。また、第１〜第３のイン
バータを図中インバータ１〜３と示し、また、各インバ
ータをそれぞれ構成する第１〜第３のＮＭＯＳおよび第
１〜第３のＰＭＯＳを図中ＮＭＯＳ１〜３およびＰＭＯ
Ｓ１〜３と示す。第１のインバータの出力は、第１のア
ルミ層１１４−ａにより第２のインバータのゲート電極
１１２−ｂに接続される。一方、第２のインバータの出
力は、第１のアルミ層１１４−ｄから第２のアルミ層１
１６、第１のアルミ層１１４−ｆを介してゲート電極１
１２−ｃ接続される。第２のアルミ層１１６を介すの
は、第１のアルミ層１１４−ｅが間に存在するため、第
１のアルミ層１１４−ｄのみで接続することができない
ためである。
を３段接続した場合の模式的レイアウト図である。尚、
図１３において、ウェルに電位を与えるための拡散層と
ウェル領域は、省略してある。また、第１〜第３のイン
バータを図中インバータ１〜３と示し、また、各インバ
ータをそれぞれ構成する第１〜第３のＮＭＯＳおよび第
１〜第３のＰＭＯＳを図中ＮＭＯＳ１〜３およびＰＭＯ
Ｓ１〜３と示す。第１のインバータの出力は、第１のア
ルミ層１１４−ａにより第２のインバータのゲート電極
１１２−ｂに接続される。一方、第２のインバータの出
力は、第１のアルミ層１１４−ｄから第２のアルミ層１
１６、第１のアルミ層１１４−ｆを介してゲート電極１
１２−ｃ接続される。第２のアルミ層１１６を介すの
は、第１のアルミ層１１４−ｅが間に存在するため、第
１のアルミ層１１４−ｄのみで接続することができない
ためである。
【０００４】このように、集積回路においては、レイア
ウトによる制約から、出力信号を次段の入力に接続する
のに、上層の配線層を介することが多い。また、接続部
の配線長が長くなるときは、寄生容量による信号の配線
遅延を低減するため、意図的に上層配線を利用すること
もある。
ウトによる制約から、出力信号を次段の入力に接続する
のに、上層の配線層を介することが多い。また、接続部
の配線長が長くなるときは、寄生容量による信号の配線
遅延を低減するため、意図的に上層配線を利用すること
もある。
【０００５】ところで、ＭＯＳトランジスタのＭＯＳ構
造においては、サージが直接印加されると、ゲート酸化
膜が破壊したり、膜質が劣化する。このため、サージが
ＬＳＩの外部から直接印加される可能性のある入力バッ
ファや出力バッファのトランジスタには、専用に静電保
護素子が設けられる。一方、外部のサージが直接印加さ
れることのない内部回路のトランジスタについては、専
用の保護素子を設けないが、前段のトランジスタのドレ
イン拡散層とウェル領域で形成されるＰＮダイオードが
保護素子としての役割を果たしている。
造においては、サージが直接印加されると、ゲート酸化
膜が破壊したり、膜質が劣化する。このため、サージが
ＬＳＩの外部から直接印加される可能性のある入力バッ
ファや出力バッファのトランジスタには、専用に静電保
護素子が設けられる。一方、外部のサージが直接印加さ
れることのない内部回路のトランジスタについては、専
用の保護素子を設けないが、前段のトランジスタのドレ
イン拡散層とウェル領域で形成されるＰＮダイオードが
保護素子としての役割を果たしている。
【０００６】例えば、図１３の等化回路を図１４に示
す。第２のインバータを構成する第２のＮＭＯＳ、第２
のＰＭＯＳのゲート酸化膜に対しては、前段の第１のＮ
ＭＯＳ、第１のＰＭＯＳのドレイン接合が保護ダイオー
ドＤ１、Ｄ２として働く。第３のインバータを構成する
ＮＭＯＳ３、第３のＰＭＯＳのゲート酸化膜に対しては
前段の第２のＮＭＯＳ、第２のＰＭＯＳのドレイン接合
が保護ダイオードＤ３、Ｄ４として働き、これは第２の
アルミ層により接続されている。
す。第２のインバータを構成する第２のＮＭＯＳ、第２
のＰＭＯＳのゲート酸化膜に対しては、前段の第１のＮ
ＭＯＳ、第１のＰＭＯＳのドレイン接合が保護ダイオー
ドＤ１、Ｄ２として働く。第３のインバータを構成する
ＮＭＯＳ３、第３のＰＭＯＳのゲート酸化膜に対しては
前段の第２のＮＭＯＳ、第２のＰＭＯＳのドレイン接合
が保護ダイオードＤ３、Ｄ４として働き、これは第２の
アルミ層により接続されている。
【０００７】
【発明が解決しようとする課題】ところで、プラズマを
利用した製造工程があるが、この製造工程においては、
ＭＯＳトランジスタのゲート酸化膜にダメージを与え、
その信頼性に悪い影響を及ぼすことがある。例えば、配
線として用いるアルミニウムのエッチング工程において
は、保護素子の接続されていない孤立ゲート電極のゲー
ト酸化膜に対してオーバーエッチング時に電気的なスト
レスが加わる。この電気的帯電は、ゲート酸化膜−シリ
コン界面の電荷の捕獲や界面準位の発生の原因となり、
この結果、ＶT やｇm 等の特性変動やホットキャリア寿
命の劣化等の信頼性の低下を引き起こす。特性変動の大
部分は製造工程中の水素アロイにより回復するが、水素
アロイの時間、温度にはストレスマイグレーションのよ
うな配線材料に影響を受ける制限がある。したがって、
プラズマダメージに起因するＭＯＳトランジスタの特性
変動を完全に回復するのは、ダメージが大きくなる程困
難になっていく。さらに、中性の捕獲準位等は水素アロ
イを実施しても残存するため、ホットキャリア寿命の劣
化は大きな問題点となっている。
利用した製造工程があるが、この製造工程においては、
ＭＯＳトランジスタのゲート酸化膜にダメージを与え、
その信頼性に悪い影響を及ぼすことがある。例えば、配
線として用いるアルミニウムのエッチング工程において
は、保護素子の接続されていない孤立ゲート電極のゲー
ト酸化膜に対してオーバーエッチング時に電気的なスト
レスが加わる。この電気的帯電は、ゲート酸化膜−シリ
コン界面の電荷の捕獲や界面準位の発生の原因となり、
この結果、ＶT やｇm 等の特性変動やホットキャリア寿
命の劣化等の信頼性の低下を引き起こす。特性変動の大
部分は製造工程中の水素アロイにより回復するが、水素
アロイの時間、温度にはストレスマイグレーションのよ
うな配線材料に影響を受ける制限がある。したがって、
プラズマダメージに起因するＭＯＳトランジスタの特性
変動を完全に回復するのは、ダメージが大きくなる程困
難になっていく。さらに、中性の捕獲準位等は水素アロ
イを実施しても残存するため、ホットキャリア寿命の劣
化は大きな問題点となっている。
【０００８】図１３に示した従来の構造を例にとると、
第３のインバータを構成する第３のＮＭＯＳ、第３のＰ
ＭＯＳのゲート酸化膜は、第１のアルミ層１１４−ｆを
パターニングする際のオーバーエッチングと第１スルー
ホール１１５−ｂ開孔時のオーバーエッチングによるダ
メージを受けるという問題点がある。第１のアルミ層１
１４−ｆのアルミ膜厚および配線長が大きい程、また、
第１スルーホール１１５−ｂの数が多い程、ダメージ量
は増加する。また、エッチング時のマイクロローディン
グ効果やパターン依存性に起因したエッチ残りを防止す
るためには通常オーバーエッチングが必要であるが、そ
の量が多い程、ダメージ量が増加する。図中では、第３
のインバータは第２のアルミ層１１６により前段のトラ
ンジスタに接続されているが、ファンクションブロック
間やマクロ間の配線ではさらに上層の配線層を用いて接
続することも多く、それに対応してプラズマダメージに
さらされる工程も増加するという問題点もある。
第３のインバータを構成する第３のＮＭＯＳ、第３のＰ
ＭＯＳのゲート酸化膜は、第１のアルミ層１１４−ｆを
パターニングする際のオーバーエッチングと第１スルー
ホール１１５−ｂ開孔時のオーバーエッチングによるダ
メージを受けるという問題点がある。第１のアルミ層１
１４−ｆのアルミ膜厚および配線長が大きい程、また、
第１スルーホール１１５−ｂの数が多い程、ダメージ量
は増加する。また、エッチング時のマイクロローディン
グ効果やパターン依存性に起因したエッチ残りを防止す
るためには通常オーバーエッチングが必要であるが、そ
の量が多い程、ダメージ量が増加する。図中では、第３
のインバータは第２のアルミ層１１６により前段のトラ
ンジスタに接続されているが、ファンクションブロック
間やマクロ間の配線ではさらに上層の配線層を用いて接
続することも多く、それに対応してプラズマダメージに
さらされる工程も増加するという問題点もある。
【０００９】上記問題点を回避する手段として、全ての
トランジスタを図１３の第１のインバータと第２のイン
バータとの間のごとく、第１のアルミ層で接続すれば、
第１のアルミ層のパターニング以降のプラズマダメージ
に対しては保護機能が働くため、ダメージにさらされる
ことはない。しかし、レイアウトが著しく制約され、高
集積化が阻害されるために現実的な解決策ではない。ま
た、第１のアルミ層１１４−ｆの配線長や第１スルーホ
ール数の制限、第１のアルミ層の薄膜化によりダメージ
を低減させることは可能であるが、レイアウトや性能の
面での犠牲が大きく、問題点が多い。プラズマ工程にお
けるオーバーエッチング量の低減も有効ではあるが、生
産性や歩留りとのトレードオフとなるため、限界があ
る。
トランジスタを図１３の第１のインバータと第２のイン
バータとの間のごとく、第１のアルミ層で接続すれば、
第１のアルミ層のパターニング以降のプラズマダメージ
に対しては保護機能が働くため、ダメージにさらされる
ことはない。しかし、レイアウトが著しく制約され、高
集積化が阻害されるために現実的な解決策ではない。ま
た、第１のアルミ層１１４−ｆの配線長や第１スルーホ
ール数の制限、第１のアルミ層の薄膜化によりダメージ
を低減させることは可能であるが、レイアウトや性能の
面での犠牲が大きく、問題点が多い。プラズマ工程にお
けるオーバーエッチング量の低減も有効ではあるが、生
産性や歩留りとのトレードオフとなるため、限界があ
る。
【００１０】このように、従来の構造を用いる限り、プ
ラズマ工程においてゲート酸化膜がダメージを受ける問
題点を完全に回避することはできない。さらに、ＬＳＩ
の高性能化により、その配線数が増加する傾向にあるた
め、ゲート酸化膜はより多くのプラズマ工程にさらされ
易くなる。しかも、配線の微細化や平坦性の向上のため
に、高密度プラズマ源を利用したエッチングや層間絶縁
間の形成等により、電気的ストレスも増大していく傾向
にあるのが実情である。
ラズマ工程においてゲート酸化膜がダメージを受ける問
題点を完全に回避することはできない。さらに、ＬＳＩ
の高性能化により、その配線数が増加する傾向にあるた
め、ゲート酸化膜はより多くのプラズマ工程にさらされ
易くなる。しかも、配線の微細化や平坦性の向上のため
に、高密度プラズマ源を利用したエッチングや層間絶縁
間の形成等により、電気的ストレスも増大していく傾向
にあるのが実情である。
【００１１】一方、ＭＯＳトランジスタの高速化のため
には、ゲート酸化膜の薄膜化が必須である。この結果、
電気的ストレスに対する特性変動や信頼性の低下がより
顕著になるだけではなく、ゲート酸化膜の真性破壊電圧
がゲート酸化膜厚に比例して低下していくため、プラズ
マ工程中での酸化膜破壊という新たな問題が生じる。
には、ゲート酸化膜の薄膜化が必須である。この結果、
電気的ストレスに対する特性変動や信頼性の低下がより
顕著になるだけではなく、ゲート酸化膜の真性破壊電圧
がゲート酸化膜厚に比例して低下していくため、プラズ
マ工程中での酸化膜破壊という新たな問題が生じる。
【００１２】今まで、配線工程におけるプラズマダメー
ジをとり上げてきたが、それ以外のゲート電極加工時や
コンタクト開孔時のエッチング工程についても、プラズ
マダメージを考慮する必要がある。図１３における第１
のインバータと第２のインバータとの間のように電極最
下層の第１アルミ層でトランジスタ間を接続しても、ゲ
ート電極形成時やコンタクト開孔時には保護素子が接続
していないため、オーバーエッチング時にゲート酸化膜
がプラズマダメージにさらされるという問題点もある。
ジをとり上げてきたが、それ以外のゲート電極加工時や
コンタクト開孔時のエッチング工程についても、プラズ
マダメージを考慮する必要がある。図１３における第１
のインバータと第２のインバータとの間のように電極最
下層の第１アルミ層でトランジスタ間を接続しても、ゲ
ート電極形成時やコンタクト開孔時には保護素子が接続
していないため、オーバーエッチング時にゲート酸化膜
がプラズマダメージにさらされるという問題点もある。
【００１３】本発明の課題は、以上の問題点を解決でき
る構造の半導体装置を提供することである。
る構造の半導体装置を提供することである。
【００１４】
【課題を解決するための手段】本発明によれば、以下の
態様１〜２の半導体装置、ならびに態様３の半導体装置
の製造方法が得られる。
態様１〜２の半導体装置、ならびに態様３の半導体装置
の製造方法が得られる。
【００１５】（１） 第１導電型および第２導電型のＭ
ＯＳトランジスタを有し前記第１導電型および第２導電
型のＭＯＳトランジスタのゲート電極が連続した同一の
電極層によって構成されたＣＭＯＳ構成となっている半
導体装置において、孤立ゲート電極が、直接保護素子に
接続されており、前記保護素子は、第１導電型のＭＯＳ
トランジスタが設けられる第２導電型のウェル領域、お
よび該第２導電型のウェル領域中に前記孤立ゲート電極
と同一層である配線層からの不純物拡散により形成され
る第１導電型の拡散層から成る第１のダイオードと、第
２導電型のＭＯＳトランジスタが設けられる第１導電型
のウェル領域、および該第１導電型のウェル領域中に前
記孤立ゲート電極と同一層である配線層からの不純物拡
散により形成される第２導電型の拡散層から成る第２の
ダイオードとの２種類のダイオードにより構成されるこ
とを特徴とする半導体装置。
ＯＳトランジスタを有し前記第１導電型および第２導電
型のＭＯＳトランジスタのゲート電極が連続した同一の
電極層によって構成されたＣＭＯＳ構成となっている半
導体装置において、孤立ゲート電極が、直接保護素子に
接続されており、前記保護素子は、第１導電型のＭＯＳ
トランジスタが設けられる第２導電型のウェル領域、お
よび該第２導電型のウェル領域中に前記孤立ゲート電極
と同一層である配線層からの不純物拡散により形成され
る第１導電型の拡散層から成る第１のダイオードと、第
２導電型のＭＯＳトランジスタが設けられる第１導電型
のウェル領域、および該第１導電型のウェル領域中に前
記孤立ゲート電極と同一層である配線層からの不純物拡
散により形成される第２導電型の拡散層から成る第２の
ダイオードとの２種類のダイオードにより構成されるこ
とを特徴とする半導体装置。
【００１６】（２） 前記保護素子は、引き出しゲート
電極の直下に形成されることを特徴とする請求項１に記
載の半導体装置。
電極の直下に形成されることを特徴とする請求項１に記
載の半導体装置。
【００１７】（３） 請求項１または２に記載の半導体
装置を製造するための半導体装置の製造方法において、
前記保護素子を形成する工程は、前記ゲート電極自身の
配線層からの２種類の導電型の不純物拡散により２種類
のダイオードを形成する工程であり、ソース・ドレイン
を形成した時点で完了していることを特徴とする半導体
装置の製造方法。
装置を製造するための半導体装置の製造方法において、
前記保護素子を形成する工程は、前記ゲート電極自身の
配線層からの２種類の導電型の不純物拡散により２種類
のダイオードを形成する工程であり、ソース・ドレイン
を形成した時点で完了していることを特徴とする半導体
装置の製造方法。
【００１８】
【００１９】
【００２０】
【００２１】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態による半導体装置を説明する。
実施の形態による半導体装置を説明する。
【００２２】［実施の形態１］図１は本発明の実施の形
態１の模式的レイアウト図であり、図２はその等価回路
図である。図１および２を参照して、第１、第２、およ
び第３のインバータ（図中、インバータ１、２、および
３と示す）が３段接続されており、第１のインバータの
出力と第２のインバータの入力とは、第１のアルミ層７
−ａで接続される。第２のインバータの出力と第３のイ
ンバータの入力とは、第１のアルミ層７−ｂから第２の
アルミ層９を介して、第１のアルミ層７−ｄに接続され
る。
態１の模式的レイアウト図であり、図２はその等価回路
図である。図１および２を参照して、第１、第２、およ
び第３のインバータ（図中、インバータ１、２、および
３と示す）が３段接続されており、第１のインバータの
出力と第２のインバータの入力とは、第１のアルミ層７
−ａで接続される。第２のインバータの出力と第３のイ
ンバータの入力とは、第１のアルミ層７−ｂから第２の
アルミ層９を介して、第１のアルミ層７−ｄに接続され
る。
【００２３】Ｎウェル１中には、第１、第２、および第
３のＰＭＯＳ（図中、ＰＭＯＳ１、２、および３と示
す）が形成される。Ｐウェル２中には、第１、第２、お
よび第３のＮＭＯＳ（図中、ＮＭＯＳ１、２、および３
と示す）が形成される。そして、全てのトランジスタの
ゲート電極５−ａ〜５−ｃには、保護ダイオードが第１
のアルミ層により接続される。
３のＰＭＯＳ（図中、ＰＭＯＳ１、２、および３と示
す）が形成される。Ｐウェル２中には、第１、第２、お
よび第３のＮＭＯＳ（図中、ＮＭＯＳ１、２、および３
と示す）が形成される。そして、全てのトランジスタの
ゲート電極５−ａ〜５−ｃには、保護ダイオードが第１
のアルミ層により接続される。
【００２４】第２のＰＭＯＳと第２のＮＭＯＳのゲート
電極５−ｂには、Ｎウェル１中に形成されたＰ+ 拡散層
３−ｆとＰウェル２中に形成されたＮ+ 拡散層４−ｆと
が保護ダイオードとなり、これには図２に示すＰＮ１、
ＰＮ２が対応する。また、第３のＰＭＯＳと第３のＮＭ
ＯＳのゲート電極５−ｃには、Ｎウェル１中のＰ+ 拡散
層３−ｇとＰウェル２中のＮ+ 拡散層４−ｇとが保護ダ
イオードとなり、これには図２に示すＰＮ３、ＰＮ４が
対応する。
電極５−ｂには、Ｎウェル１中に形成されたＰ+ 拡散層
３−ｆとＰウェル２中に形成されたＮ+ 拡散層４−ｆと
が保護ダイオードとなり、これには図２に示すＰＮ１、
ＰＮ２が対応する。また、第３のＰＭＯＳと第３のＮＭ
ＯＳのゲート電極５−ｃには、Ｎウェル１中のＰ+ 拡散
層３−ｇとＰウェル２中のＮ+ 拡散層４−ｇとが保護ダ
イオードとなり、これには図２に示すＰＮ３、ＰＮ４が
対応する。
【００２５】このような構造においては、第１のアルミ
層のエッチング以降のプラズマ工程で発生する電荷は、
保護ダイオードを通してシリコン基板へ逃げるため、従
来のようにゲート電極に蓄積されてゲート酸化膜に対す
る電気的なストレスとなることはない。例えば、第１の
アルミ層のオーバーエッチング時に、第１アルミ層７−
ｄに正の電荷供給された場合、順バイアスされる保護ダ
イオードＰＮ３が働き、Ｐ+ 拡散層３−ｇからＮウェル
１へ電荷を逃がすことができる。また、保護ダイオード
ＰＮ３が無くても、保護ダイオードＰＮ４が働き、ＭＯ
Ｓダイオードよりもインピーダンスの低いＰＮ逆方向電
流により、電荷をＰウェル２へ逃がすことができる。
層のエッチング以降のプラズマ工程で発生する電荷は、
保護ダイオードを通してシリコン基板へ逃げるため、従
来のようにゲート電極に蓄積されてゲート酸化膜に対す
る電気的なストレスとなることはない。例えば、第１の
アルミ層のオーバーエッチング時に、第１アルミ層７−
ｄに正の電荷供給された場合、順バイアスされる保護ダ
イオードＰＮ３が働き、Ｐ+ 拡散層３−ｇからＮウェル
１へ電荷を逃がすことができる。また、保護ダイオード
ＰＮ３が無くても、保護ダイオードＰＮ４が働き、ＭＯ
Ｓダイオードよりもインピーダンスの低いＰＮ逆方向電
流により、電荷をＰウェル２へ逃がすことができる。
【００２６】上記の構造は、従来の構造に対して、拡散
層とウェルとの間で形成される保護ダイオードの追加の
みで実現できるため、新たな製造工程を追加する必要は
ない。
層とウェルとの間で形成される保護ダイオードの追加の
みで実現できるため、新たな製造工程を追加する必要は
ない。
【００２７】［実施の形態２］次に、本発明の実施の形
態２について図面を参照して説明する。
態２について図面を参照して説明する。
【００２８】図３はゲートアレイの基本セルの模式的レ
イアウト図であり、図４は基本トランジスタの等価回路
図であり、図５は図３の切断面ａ−ａ′による構造図で
ある。尚、これら図面において、実施の形態１と同一部
または同様部には、図１および図２と同符号を付してい
る。
イアウト図であり、図４は基本トランジスタの等価回路
図であり、図５は図３の切断面ａ−ａ′による構造図で
ある。尚、これら図面において、実施の形態１と同一部
または同様部には、図１および図２と同符号を付してい
る。
【００２９】図３〜図５を参照して、Ｎウェル１中に
は、ＰＭＯＳトランジスタと、ウェル電位（ＶＤＤ）を
供給するためのＮ+ 拡散層４とが設けられている。Ｐウ
ェル２中には、ＮＭＯＳトランジスタと、ウェル電位
（ＧＮＤ）を供給するたるのＰ+拡散層３とが設けられ
ている。
は、ＰＭＯＳトランジスタと、ウェル電位（ＶＤＤ）を
供給するためのＮ+ 拡散層４とが設けられている。Ｐウ
ェル２中には、ＮＭＯＳトランジスタと、ウェル電位
（ＧＮＤ）を供給するたるのＰ+拡散層３とが設けられ
ている。
【００３０】ゲート電極１４および１３は、ＰＭＯＳ、
ＮＭＯＳにまたがって形成される。即ち、ゲート電極
は、図５に示すように、ＰＭＯＳトランジスタ上では、
Ｐ+ 多結晶シリコン２２と金属シリサイド２６との２層
構造から成っている。また、ＮＭＯＳトランジスタ上で
は、Ｎ+ 多結晶シリコン２３と金属シリサイド２６との
２層構造から成っている。
ＮＭＯＳにまたがって形成される。即ち、ゲート電極
は、図５に示すように、ＰＭＯＳトランジスタ上では、
Ｐ+ 多結晶シリコン２２と金属シリサイド２６との２層
構造から成っている。また、ＮＭＯＳトランジスタ上で
は、Ｎ+ 多結晶シリコン２３と金属シリサイド２６との
２層構造から成っている。
【００３１】図５にて、金属シリサイド２６には、例え
ば、ＴｉシリサイドやＣｏシリサイドを用いる。また、
ゲート電極１３、１４（図３）は、直接コンタクト１
１、１２（図３）を介してシリコンに接している。ま
た、直接コンタクト１１（図３）の領域では、Ｎ+ 多結
晶シリコン２３からの不純物拡散により形成されるＮ+
拡散領域２５とＰウェル２とがＰＮ接合を形成してい
る。また、直接コンタクト１２（図３）の領域では、Ｐ
+ 多結晶シリコン２２からの不純物拡散により形成され
るＰ+ 拡散領域２４とＮウェル１とがＰＮ接合を形成し
ている。このように、全ての孤立ゲート電極には、直接
コンタクト１１、１２を介してＮウェル１、Ｐウェル２
に対するＰＮダイオードが形成される。これを等価回路
で示したのが図４であり、この構造は、ゲートアレイの
下地形成の段階でつくり込むことが可能である。
ば、ＴｉシリサイドやＣｏシリサイドを用いる。また、
ゲート電極１３、１４（図３）は、直接コンタクト１
１、１２（図３）を介してシリコンに接している。ま
た、直接コンタクト１１（図３）の領域では、Ｎ+ 多結
晶シリコン２３からの不純物拡散により形成されるＮ+
拡散領域２５とＰウェル２とがＰＮ接合を形成してい
る。また、直接コンタクト１２（図３）の領域では、Ｐ
+ 多結晶シリコン２２からの不純物拡散により形成され
るＰ+ 拡散領域２４とＮウェル１とがＰＮ接合を形成し
ている。このように、全ての孤立ゲート電極には、直接
コンタクト１１、１２を介してＮウェル１、Ｐウェル２
に対するＰＮダイオードが形成される。これを等価回路
で示したのが図４であり、この構造は、ゲートアレイの
下地形成の段階でつくり込むことが可能である。
【００３２】次に、実施の形態２による半導体装置の製
造方法を、図６（ａ）〜（ｃ）および図７（ａ）および
（ｂ）を参照して説明する。
造方法を、図６（ａ）〜（ｃ）および図７（ａ）および
（ｂ）を参照して説明する。
【００３３】まず、図６（ａ）のごとく、Ｐ型基板上
に、公知の技術を用いて、厚さ３００ｎｍ程度の素子分
離酸化膜２０を形成後、イオン注入によりＮウェル１と
Ｐウェル２とを形成する。例えば、Ｎウェル１、Ｐウェ
ル２の各表面濃度を３×１０17〜５×１０17ｃｍ-3に設
定する。そして、厚さ６ｎｍ程度のゲート酸化膜２１を
熱酸化法により形成する。
に、公知の技術を用いて、厚さ３００ｎｍ程度の素子分
離酸化膜２０を形成後、イオン注入によりＮウェル１と
Ｐウェル２とを形成する。例えば、Ｎウェル１、Ｐウェ
ル２の各表面濃度を３×１０17〜５×１０17ｃｍ-3に設
定する。そして、厚さ６ｎｍ程度のゲート酸化膜２１を
熱酸化法により形成する。
【００３４】次に、図６（ｂ）のごとく、フォトレジス
ト工程を用いて、図３の直接コンタクト１１、１２領域
のゲート酸化膜をウェットエッチングにより選択的に除
去後、全面にＮ型の不純物（例えばヒ素）を１０18〜１
０19ｃｍ-3含んだ厚さ１００〜１５０ｎｍのＮ型多結晶
シリコン３０を成長する。この工程中の熱印加により、
Ｎ拡散領域３１がＮ型多結晶シリコン３０からの不純物
拡散により形成される。
ト工程を用いて、図３の直接コンタクト１１、１２領域
のゲート酸化膜をウェットエッチングにより選択的に除
去後、全面にＮ型の不純物（例えばヒ素）を１０18〜１
０19ｃｍ-3含んだ厚さ１００〜１５０ｎｍのＮ型多結晶
シリコン３０を成長する。この工程中の熱印加により、
Ｎ拡散領域３１がＮ型多結晶シリコン３０からの不純物
拡散により形成される。
【００３５】この後、公知の技術を用いてＮ型多結晶シ
リコン３０のパターニング、サイドウォールの形成（図
示せず）を行ない、全面に２０ｎｍ程度のシリコン酸化
膜を成長する（図示せず）。
リコン３０のパターニング、サイドウォールの形成（図
示せず）を行ない、全面に２０ｎｍ程度のシリコン酸化
膜を成長する（図示せず）。
【００３６】そして、図６（ｃ）のごとく、フォトレジ
スト３２をマスクとしてＢＦ2 のイオン注入により、Ｐ
ＭＯＳトランジスタのソース・ドレイン領域とＰウェル
のウェルコンタクト領域を形成する。イオン注入には、
例えば、加速電圧２０ｋＶ、ドーズ量３×１０15ｃｍ-2
の条件を用いる。このとき、ゲート電極に対しても図６
（ｃ）に示すような領域にイオン注入を施すことによ
り、Ｐ+ 多結晶シリコン２２が形成される。
スト３２をマスクとしてＢＦ2 のイオン注入により、Ｐ
ＭＯＳトランジスタのソース・ドレイン領域とＰウェル
のウェルコンタクト領域を形成する。イオン注入には、
例えば、加速電圧２０ｋＶ、ドーズ量３×１０15ｃｍ-2
の条件を用いる。このとき、ゲート電極に対しても図６
（ｃ）に示すような領域にイオン注入を施すことによ
り、Ｐ+ 多結晶シリコン２２が形成される。
【００３７】次に、図７（ａ）のごとく、フォトレジス
ト３３をマスクとして、ヒ素のイオン注入により、ＮＭ
ＯＳトランジスタのソース・ドレイン領域とＮウェルの
ウェルコンタクト領域を形成する。イオン注入には、例
えば加速電圧３０ｋＶ、ドーズ量３×１０15ｃｍ-2条件
を用いる。このとき、ゲート電極に対しても図７（ａ）
に示すような領域にイオン注入を施すことによりＮ+ 多
結晶シリコン２３が形成される。
ト３３をマスクとして、ヒ素のイオン注入により、ＮＭ
ＯＳトランジスタのソース・ドレイン領域とＮウェルの
ウェルコンタクト領域を形成する。イオン注入には、例
えば加速電圧３０ｋＶ、ドーズ量３×１０15ｃｍ-2条件
を用いる。このとき、ゲート電極に対しても図７（ａ）
に示すような領域にイオン注入を施すことによりＮ+ 多
結晶シリコン２３が形成される。
【００３８】この後、図７（ｂ）のごとく、イオン注入
された不純物を電気的に活性化するために、例えば、１
０００℃、１５秒のランプアニールを行なう。このと
き、Ｐ+ 多結晶シリコン２２から不純物がＮウェル１中
へ拡散すると共に、Ｎ+ 多結晶シリコン２３から不純物
がＰウェル２中へ拡散し、Ｐ+ 拡散領域２４とＮ+ 拡散
領域２５が形成される。
された不純物を電気的に活性化するために、例えば、１
０００℃、１５秒のランプアニールを行なう。このと
き、Ｐ+ 多結晶シリコン２２から不純物がＮウェル１中
へ拡散すると共に、Ｎ+ 多結晶シリコン２３から不純物
がＰウェル２中へ拡散し、Ｐ+ 拡散領域２４とＮ+ 拡散
領域２５が形成される。
【００３９】この後、公知の技術により、シリコンと多
結晶シリコンの表面に、金属シリサイドを設け、シリサ
イド構造を実現した後、絶縁膜２７の形成、コンタクト
の開孔、コンタクトの埋込電極２８の形成、ならびに第
１のアルミ層７の形成を行ない、図５に示した構造が完
成する。
結晶シリコンの表面に、金属シリサイドを設け、シリサ
イド構造を実現した後、絶縁膜２７の形成、コンタクト
の開孔、コンタクトの埋込電極２８の形成、ならびに第
１のアルミ層７の形成を行ない、図５に示した構造が完
成する。
【００４０】以上述べたように、実施の形態２において
は、全ての孤立ゲート電極に対してトランジスタのソー
ス・ドレインを形成した時点で保護素子が接続される。
したがって、この後の絶縁膜形成以降の製造工程では、
プラズマに起因するダメージから、全てのゲート酸化膜
を保護することが可能となる。
は、全ての孤立ゲート電極に対してトランジスタのソー
ス・ドレインを形成した時点で保護素子が接続される。
したがって、この後の絶縁膜形成以降の製造工程では、
プラズマに起因するダメージから、全てのゲート酸化膜
を保護することが可能となる。
【００４１】［実施の形態３］次に、本発明の実施の形
態３について図面を用いて説明する。実施の形態３は、
実施の形態２と同様に、ゲートアレイの基本セルに保護
素子を接続した構造を有している。図８は基本セルの等
価回路図であり、図９は断面構造図であり、図１０は製
造工程を示す図である。
態３について図面を用いて説明する。実施の形態３は、
実施の形態２と同様に、ゲートアレイの基本セルに保護
素子を接続した構造を有している。図８は基本セルの等
価回路図であり、図９は断面構造図であり、図１０は製
造工程を示す図である。
【００４２】実施の形態３では、実施の形態２とは異な
り、ゲート電極に対する保護素子は、Ｎ+ 多結晶シリコ
ン２３からの拡散により形成されたＮ+ 拡散領域４１と
Ｐウェル２とから成るＰＮダイオードのみで構成されて
いる。尚、図９中、符号２７は絶縁膜であり、符号２８
は埋込電極であり、符号４２はＷシリサイドである。
り、ゲート電極に対する保護素子は、Ｎ+ 多結晶シリコ
ン２３からの拡散により形成されたＮ+ 拡散領域４１と
Ｐウェル２とから成るＰＮダイオードのみで構成されて
いる。尚、図９中、符号２７は絶縁膜であり、符号２８
は埋込電極であり、符号４２はＷシリサイドである。
【００４３】ＰＭＯＳトランジスタのゲート電極に対し
ても、Ｎ+ 多結晶シリコン２３を用いるため、ＰＭＯＳ
トランジスタのソース・ドレイン形成のためのＢＦ2 イ
オン注入時に、ＰＭＯＳトランジスタのゲート電極をＰ
+ 型化する必要がない。このため、ゲート電極加工前に
成長した多結晶シリコンに９００℃程度の熱拡散法によ
り１０20〜１０21ｃｍ-3のリンを不純物として添加する
と同時に、Ｐウェル２中に深いＮ+ 拡散領域４１を形成
することができる（図１０）。
ても、Ｎ+ 多結晶シリコン２３を用いるため、ＰＭＯＳ
トランジスタのソース・ドレイン形成のためのＢＦ2 イ
オン注入時に、ＰＭＯＳトランジスタのゲート電極をＰ
+ 型化する必要がない。このため、ゲート電極加工前に
成長した多結晶シリコンに９００℃程度の熱拡散法によ
り１０20〜１０21ｃｍ-3のリンを不純物として添加する
と同時に、Ｐウェル２中に深いＮ+ 拡散領域４１を形成
することができる（図１０）。
【００４４】実施の形態３はまた、実施の形態２とは異
なり、ソース・ドレインを形成する前の長時間の熱処理
により深いＰＮ接合を有することが可能なため、保護ダ
イオードの接合周囲部の結晶欠陥に起因した接合リーク
電流を低減することができる。また、ゲートポリ電極の
加工以降のプラズマに起因する各種ダメージからゲート
酸化膜を保護することが可能である。
なり、ソース・ドレインを形成する前の長時間の熱処理
により深いＰＮ接合を有することが可能なため、保護ダ
イオードの接合周囲部の結晶欠陥に起因した接合リーク
電流を低減することができる。また、ゲートポリ電極の
加工以降のプラズマに起因する各種ダメージからゲート
酸化膜を保護することが可能である。
【００４５】以上説明したように、本発明による半導体
装置は、ＭＯＳトランジスタに使用する孤立ゲート電極
に最下層の配線層により接続された保護素子を有してい
る。したがって、最下層の配線層のパターニング以降の
工程でプラズマに起因する電気的なダメージから全ての
ゲート酸化膜を保護することが可能となる。この効果の
一例を図１１に示す。第１のアルミ層から第４層アルミ
までがゲート電極に接続されたＮＭＯＳトランジスタに
おいて、ゲート電極からその保護素子への接続配線と、
ＭＯＳトランジスタのしきい値電圧（ＶT ）の関係を示
したものである。
装置は、ＭＯＳトランジスタに使用する孤立ゲート電極
に最下層の配線層により接続された保護素子を有してい
る。したがって、最下層の配線層のパターニング以降の
工程でプラズマに起因する電気的なダメージから全ての
ゲート酸化膜を保護することが可能となる。この効果の
一例を図１１に示す。第１のアルミ層から第４層アルミ
までがゲート電極に接続されたＮＭＯＳトランジスタに
おいて、ゲート電極からその保護素子への接続配線と、
ＭＯＳトランジスタのしきい値電圧（ＶT ）の関係を示
したものである。
【００４６】図１１におけるしきい値電圧ＶT は、ダメ
ージ回復のために４００℃、２０分程度の水素処理を施
した後の特性である。保護素子へ第１のアルミ層で接続
した場合を基準にすると、接続配線層が上層になるほ
ど、水素アロイで回復しきれないダメージが蓄積し、し
きい値電圧ＶT が上昇していく。保護素子のない従来の
構造では、配線長３００μｍの第１のアルミ層から第２
のアルミ層を介して前段のトランジスタの出力に接続さ
れたＮＭＯＳトランジスタは、第１のアルミ層のみで接
続された場合に比較してしきい値電圧ＶT が３０ｍＶ以
上上昇する。一方、全てのゲート電極に最下層の配線で
保護素子が接続された本発明の構造では、しきい値電圧
ＶT の上昇を防止することが可能である。
ージ回復のために４００℃、２０分程度の水素処理を施
した後の特性である。保護素子へ第１のアルミ層で接続
した場合を基準にすると、接続配線層が上層になるほ
ど、水素アロイで回復しきれないダメージが蓄積し、し
きい値電圧ＶT が上昇していく。保護素子のない従来の
構造では、配線長３００μｍの第１のアルミ層から第２
のアルミ層を介して前段のトランジスタの出力に接続さ
れたＮＭＯＳトランジスタは、第１のアルミ層のみで接
続された場合に比較してしきい値電圧ＶT が３０ｍＶ以
上上昇する。一方、全てのゲート電極に最下層の配線で
保護素子が接続された本発明の構造では、しきい値電圧
ＶT の上昇を防止することが可能である。
【００４７】また、本発明におけるゲート容量の増加に
関しては、ゲート酸化膜厚９ｎｍ、ゲート長０．３５μ
ｍ、ゲート幅２０μｍの基本セルにおいて、容量増加を
２％以下に抑制できる。
関しては、ゲート酸化膜厚９ｎｍ、ゲート長０．３５μ
ｍ、ゲート幅２０μｍの基本セルにおいて、容量増加を
２％以下に抑制できる。
【００４８】
【発明の効果】本発明の半導体装置は、ＭＯＳトランジ
スタを有する半導体装置において、孤立ゲート電極に最
下層の配線層により接続された保護素子を有している。
したがって、最下層の配線層のパターニング以降の工程
でプラズマに起因する電気的なダメージからゲート酸化
膜を保護することが可能となる。そして、本発明は、プ
ラズマ工程による電気的なダメージに起因した特性のば
らつきを低減することができる。
スタを有する半導体装置において、孤立ゲート電極に最
下層の配線層により接続された保護素子を有している。
したがって、最下層の配線層のパターニング以降の工程
でプラズマに起因する電気的なダメージからゲート酸化
膜を保護することが可能となる。そして、本発明は、プ
ラズマ工程による電気的なダメージに起因した特性のば
らつきを低減することができる。
【００４９】また、ホットキャリア効果による特性変動
やＴＤＤＢ特性などのゲート酸化膜の信頼性もプラズマ
ダメージにより劣化する。よって、本発明では、配線レ
イアウトに起因したゲート酸化膜の信頼性低下を防止す
ることが可能である。
やＴＤＤＢ特性などのゲート酸化膜の信頼性もプラズマ
ダメージにより劣化する。よって、本発明では、配線レ
イアウトに起因したゲート酸化膜の信頼性低下を防止す
ることが可能である。
【００５０】さらに、配線層のパターニングやスルーホ
ール開孔時のエッチング工程の時点で既に、ダメージを
受けることがなく、十分なオーバーエッチングを施すこ
とが可能であり、歩留りが向上する。また、高密度なプ
ラズマ源を用いた配線層間膜を導入し、平坦化を図るこ
とが容易である。
ール開孔時のエッチング工程の時点で既に、ダメージを
受けることがなく、十分なオーバーエッチングを施すこ
とが可能であり、歩留りが向上する。また、高密度なプ
ラズマ源を用いた配線層間膜を導入し、平坦化を図るこ
とが容易である。
【００５１】また、最下層の配線層としてゲート電極を
用いれば、本発明をゲートアレイタイプの半導体装置へ
容易に適用することができる。第１導電型のＭＯＳトラ
ンジスタが形成される第２導電型のウェル領域と、この
ウェル領域中にゲート電極からの不純物の熱拡散により
形成される第１導電型の拡散層によるＰＮダイオードと
を保護素子として用いることにより、コンタクト開孔工
程前にゲート電極に対して保護素子を接続することが可
能である。したがって、コンタクト開孔以降の工程に
て、プラズマダメージからゲート酸化膜が保護される。
用いれば、本発明をゲートアレイタイプの半導体装置へ
容易に適用することができる。第１導電型のＭＯＳトラ
ンジスタが形成される第２導電型のウェル領域と、この
ウェル領域中にゲート電極からの不純物の熱拡散により
形成される第１導電型の拡散層によるＰＮダイオードと
を保護素子として用いることにより、コンタクト開孔工
程前にゲート電極に対して保護素子を接続することが可
能である。したがって、コンタクト開孔以降の工程に
て、プラズマダメージからゲート酸化膜が保護される。
【００５２】また、引き出しゲート電極の直下に保護素
子が形成されるため、セル面積の増加が少なく、また、
配線レイアウトへの制約が少い。ゲート容量の増加に関
しては、例えば、ゲート酸化膜厚９ｎｍ、ゲート長０．
３５μｍ、ゲート幅２０μｍの基本セルにおいて、容量
増加を２％以下に抑制できるため、その影響は非常に小
さいといえる。
子が形成されるため、セル面積の増加が少なく、また、
配線レイアウトへの制約が少い。ゲート容量の増加に関
しては、例えば、ゲート酸化膜厚９ｎｍ、ゲート長０．
３５μｍ、ゲート幅２０μｍの基本セルにおいて、容量
増加を２％以下に抑制できるため、その影響は非常に小
さいといえる。
【図１】本発明の実施の形態１のレイアウト図である。
【図２】図１に示したレイアウトの等価回路図である。
【図３】本発明の実施の形態２のレイアウト図である。
【図４】図３に示したレイアウトの等価回路図である。
【図５】本発明の実施の形態２の断面構造図（第１のア
ルミ層迄）である。
ルミ層迄）である。
【図６】（ａ）〜（ｃ）は、本発明の実施の形態２の工
程断面図である。
程断面図である。
【図７】（ａ）および（ｂ）は、本発明の実施の形態２
の工程断面図である。
の工程断面図である。
【図８】本発明の実施の形態３の等価回路図である。
【図９】本発明の実施の形態３の断面構造図である。
【図１０】本発明の実施の形態３の工程断面図である。
【図１１】本発明の効果を説明するための図であり、保
護素子への接続配線層としきい値電圧の変動量との関係
を示す。
護素子への接続配線層としきい値電圧の変動量との関係
を示す。
【図１２】従来のインバータ回路のレイアウト図であ
る。
る。
【図１３】従来のインバータを３段接続したレイアウト
図である。
図である。
【図１４】図１３に示したレイアウトの等価回路図であ
る。
る。
１ Ｎウェル ２ Ｐウェル ３−ａ〜３−ｇ Ｐ+ 拡散層 ４−ａ〜４−ｇ Ｎ+ 拡散層 ５−ａ〜５−ｃ ゲート電極 ６ コンタクト ７−ａ〜７−ｇ 第１のアルミ層 ８ 第１スルーホール ９ 第２のアルミ層 １１、１２ 直接コンタクト １３ Ｎ+ ゲート電極 １４ Ｐ+ ゲート電極 ２０ 素子分離領域 ２１ ゲート酸化膜 ２２ Ｐ+ 多結晶シリコン ２３ Ｎ+ 多結晶シリコン ２４ Ｐ+ 拡散領域 ２５ Ｎ+ 拡散領域 ２６ 金属シリサイド ２７ 絶縁膜 ２８ 埋込電極 ３０ Ｎ型多結晶シリコン ３１ Ｎ拡散領域 ３２、３３ フォトレジスト ４１ Ｎ+ 拡散領域 ４２ Ｗシリサイド １００ Ｐ+ 拡散層 １０１ Ｎ+ 拡散層 １０２ ゲート電極 １０３−ａ〜１０３−ｇ コンタクト １０４−ａ〜１０４−ｄ 第１のアルミ層 １１０−ａ〜１１０−ｃ Ｐ+ 拡散層 １１１−ａ〜１１１−ｃ Ｎ+ 拡散層 １１２−ａ〜１１２−ｃ ゲート電極 １１３ コンタクト １１４−ａ〜１１４−ｇ 第１のアルミ層 １１５−ａ、１１５−ｂ 第１スルーホール １１６ 第２のアルミ層 ＰＮ１〜ＰＮ４ 保護ダイオード
Claims (3)
- 【請求項１】 第１導電型および第２導電型のＭＯＳト
ランジスタを有し前記第１導電型および第２導電型のＭ
ＯＳトランジスタのゲート電極が連続した同一の電極層
によって構成されたＣＭＯＳ構成となっている半導体装
置において、孤立ゲート電極が、直接保護素子に接続さ
れており、前記保護素子は、第１導電型のＭＯＳトラン
ジスタが設けられる第２導電型のウェル領域、および該
第２導電型のウェル領域中に前記孤立ゲート電極と同一
層である配線層からの不純物拡散により形成される第１
導電型の拡散層から成る第１のダイオードと、第２導電
型のＭＯＳトランジスタが設けられる第１導電型のウェ
ル領域、および該第１導電型のウェル領域中に前記孤立
ゲート電極と同一層である配線層からの不純物拡散によ
り形成される第２導電型の拡散層から成る第２のダイオ
ードとの２種類のダイオードにより構成されることを特
徴とする半導体装置。 - 【請求項２】 前記保護素子は、引き出しゲート電極の
直下に形成されることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 請求項１または２に記載の半導体装置を
製造するための半導体装置の製造方法において、前記保
護素子を形成する工程は、前記ゲート電極自身の配線層
からの２種類の導電型の不純物拡散により２種類のダイ
オードを形成する工程であり、ソース・ドレインを形成
した時点で完了していることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08093791A JP3114613B2 (ja) | 1996-04-16 | 1996-04-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08093791A JP3114613B2 (ja) | 1996-04-16 | 1996-04-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283638A JPH09283638A (ja) | 1997-10-31 |
| JP3114613B2 true JP3114613B2 (ja) | 2000-12-04 |
Family
ID=14092247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08093791A Expired - Fee Related JP3114613B2 (ja) | 1996-04-16 | 1996-04-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114613B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW405243B (en) * | 1998-02-25 | 2000-09-11 | Koninkl Philips Electronics Nv | Semiconductor device comprising a mos transistor |
| JP2002141421A (ja) | 2000-10-31 | 2002-05-17 | Toshiba Corp | 半導体集積回路装置 |
-
1996
- 1996-04-16 JP JP08093791A patent/JP3114613B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09283638A (ja) | 1997-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US6524893B2 (en) | Electrostatic discharge protection device for semiconductor integrated circuit, method for producing the same, and electrostatic discharge protection circuit using the same | |
| KR930001560B1 (ko) | 반도체 집적 회로장치 | |
| US5047358A (en) | Process for forming high and low voltage CMOS transistors on a single integrated circuit chip | |
| US6303414B1 (en) | Method of forming PID protection diode for SOI wafer | |
| US20070040222A1 (en) | Method and apparatus for improved ESD performance | |
| JP3090081B2 (ja) | 半導体装置 | |
| JP2010532566A (ja) | 静電放電保護デバイスおよびこれを含む半導体デバイスの製造方法 | |
| KR100698096B1 (ko) | 이에스디(ｅｓｄ) 보호 회로 및 그 제조 방법 | |
| KR100628246B1 (ko) | 이에스디(ｅｓｄ) 보호 회로 및 그 제조 방법 | |
| US6835624B2 (en) | Semiconductor device for protecting electrostatic discharge and method of fabricating the same | |
| US6410964B1 (en) | Semiconductor device capable of preventing gate oxide film from damage by plasma process and method of manufacturing the same | |
| JP2006019511A (ja) | 半導体装置及びその製造方法 | |
| KR19990068200A (ko) | 디커플링 캐패시턴스 형성 방법 및 반도체 소자 | |
| JP3378512B2 (ja) | 半導体装置 | |
| JP3942192B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| US8294218B2 (en) | Method of fabricating an integrated circuit with gate self-protection, and an integrated circuit with gate self-protection | |
| JP3114613B2 (ja) | 半導体装置およびその製造方法 | |
| JP5463698B2 (ja) | 半導体素子、半導体装置および半導体素子の製造方法 | |
| JP3425574B2 (ja) | 半導体集積回路の入出力保護装置 | |
| JP3398077B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0430194B2 (ja) | ||
| JP3254549B2 (ja) | 半導体装置及びその製造方法 | |
| US6284614B1 (en) | Method of manufacturing semiconductor device in which damage to gate insulating film can be reduced | |
| KR100289838B1 (ko) | 정전방전회로를 포함하는 반도체장치 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000322 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000829 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080929 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080929 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090929 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090929 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110929 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110929 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120929 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120929 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130929 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |