KR930001560B1 - 반도체 집적 회로장치 - Google Patents
반도체 집적 회로장치 Download PDFInfo
- Publication number
- KR930001560B1 KR930001560B1 KR1019860000142A KR860000142A KR930001560B1 KR 930001560 B1 KR930001560 B1 KR 930001560B1 KR 1019860000142 A KR1019860000142 A KR 1019860000142A KR 860000142 A KR860000142 A KR 860000142A KR 930001560 B1 KR930001560 B1 KR 930001560B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- semiconductor
- mosfet
- integrated circuit
- circuit device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 93
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 58
- 229910052698 phosphorus Inorganic materials 0.000 claims description 58
- 239000011574 phosphorus Substances 0.000 claims description 58
- 239000012535 impurity Substances 0.000 claims description 26
- 229910052785 arsenic Inorganic materials 0.000 claims description 23
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 23
- 125000006850 spacer group Chemical group 0.000 claims description 17
- 229910021332 silicide Inorganic materials 0.000 claims description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims description 4
- 230000008018 melting Effects 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 15
- 239000010410 layer Substances 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 239000000969 carrier Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical group [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241001663154 Electron Species 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- -1 boron ion Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/455—Generation of colour burst signals; Insertion of colour burst signals in colour picture signals or separation of colour burst signals from colour picture signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
내용 없음.
Description
제1도는 본 발명의 1실시예를 도시한 단면도.
제2a도 내지 제2g도는 제1도의 실시예의 제조공정을 도시한 단면도.
제3도는 본 발명의 다른 실시예의 단면도.
제4a도 및 제4b도는 제3도의 실시예의 제조공정의 일부를 도시한 단면도.
제5도는 본 발명이 적용된 입력회로의 예를 도시한 단면도.
제6도는 본 발명의 또다른 실시예를 도시한 단면도.
본 발명은 반도체집적회로장치에 관한 것으로, 특히 핫캐리어 대책과 정전파괴대책을 실시하고, 또한 내부회로 LDD(Lightly Doped Drain)구조의 MOS형 전계효과트랜지스터를 갖는 반도체집적회로장치에 관한 것이다.
MOS(Metal Oxide Semiconductor) 전계효과트랜지스터(MOSFEE)를 구비한 반도체집적회로장치, 특히 미세화를 도모한 반도체집적회로장치에서는 핫캐리어의 발생을 발지하기 위해 소오스·드레인에 LDD구조를 사용하는 것이 제안되고 있다. LDD구조에서는 게이트전극에서 분리되어 형성된 게이트전극(이하, 게이트전극이라 한다)에 대해서 오프셋으로 형성된 고불순물 농도영역, 이것과 게이트전극사이에 마련한 저불순물 농도영역으로 소오스·드레인영역이 구성된다. LDD구조에 의해서 드레인끝의 채널방향의 전계가 완화되는 결과, 핫캐리어의 발생이 억제된다. 이것에 의해, 핫캐리어에 의한 소자특성 저하를 억제하여 신뢰성의 향상을 도모할 수가 있다. 상기 저불순물 농도영역은, 예를들면 N채널 MOSFET(이하, NMOSFET라 한다)의 경우 1013/㎠ 정도의 농도로 하고, 그 길이는 0.2∼0.4㎛이다.
또한, LDD에 대해서는 P.J.Tsang 등의 IEEE Transactions on Elec-tron Devices, Vol.Ed-29, No. 4, pp. 590(1982)에 기재되어 있다.
LDD 구조를 사용해서 본 발명자가 D-RAM(Dynamic-RAM) 등을 시험제작한 결과, 입력회로에 있어서의 정전파괴내압에 문제가 있는 것을 판명하였다. 즉, LDD 구조의 소자를 입력회로와 같이 외부에서 정전에너지가 직접 인가되는 부위의 소자, 특히 입력보호소자로써 이용한 경우에는 비교적 작은 정전에너지에 의해서도 게이트절연막의 파괴가 발생하는 것이 명확하게 되었다. 이 원인으로써는 입력 보호소자가 도통하는 전압이 저불순물 농도영역의 존재에 의해서 높게 되기 때문에, 게이트절연막에 가해지는 전압이 높게되고, 이 결과 정전파괴내압을 저하시키기 때문이라고 고려된다.
이 때문에, 본 발명자는 검토를 거듭한 결과 다음의 것을 발견하였다.
핫 캐리어의 방지에 관해서는 입력회로용 MOSFET의 소오스·드레인영역을 비소만으로 구성하는 것 보다 인으로 구성하는 폭이 유효하다. 또, LDD 구조의 저불순물 농도영역에 사용하고 있는 인을 이용해서 입력회로의 MOSFET의 소오스·드레인영역을 형성한 경우는 불순물농도가 충분하지 않다. 즉, 보호소자가 도통하는 전압이 높게 되어 버린다. 또, 소오스·드레인영역을 형성하기 위해 고농도의 인을 통상의 방법(게이트전극을 마스크로 하는 방법)으로 기판에 도입한 경우, 인의 확산속도가 크기 때문에 게이트아래의 실효채널길이(게이트실효길이)가 작게된다. 이것에 대처하고자 하면 게이트길이가 크게 되어, 그 결과로써 반도체집적회로장치의 미세화에 역행한다. 물론, 소오스·드레인영역 형성을 위해 비소만을 사용한 구성에서는 핫캐리어가 발생해 버린다.
본 발명의 목적은 MOS형 반도체집적회로장치의 파괴내압을 향상시키는 기술을 제공하는 것이다.
본 발명의 다른 목적은 내부회로에 LDD 구조의 MOSFET를 사용하는 반도체집적회로장치에 있어서의 정전파괴내압을 향상할 수 있는 반도체집적회로장치를 제공하는 것이다.
본 발명의 또 다른 목적은 정전파괴내압을 향상하는 한편으로, 핫캐리어가 발생하기 어렵게 한 반도체집적회로장치를 제공하는 것이다.
본 발명의 또 다른 목적은 소오스·드레인영역의 저항을 증대하는 일없이 소자의 동작의 고속화를 도모할 수 있는 반도체집적회로장치를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
본원에서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, 내부회로에 LDD 구조의 제1MOSFET를 사용한 반도체집적회로장치의 입력회로를 소오스·드레인영역에 고농도의 인을 도프시킨 구조의 제2MOSFET로 구성한다. 이것에 의해 정전파괴내압의 향상을 도모하고, 한편으로는 핫캐리어가 발생하기 어렵게 하는 것이다.
또, 게이트전극의 양측에 형성한 사이드월 스페이서를 마스크로써 사용해서 고농도의 인의 도입을 실행한다. 이것에 의해 인의 확산속도가 큼에도 불구하고 게이트전극과의 중첩이 작은 소오스·드레인영역을 구성할 수 있다. 이 사이드월 스페이서 형성공정으로써는 내부회로의 LDD구조를 형성하기 위한 사이드를 스페이서 형성공정을 그대로 이용할 수 있어 공정수의 대폭적인 증가를 일으키는 일도 없다.
제1도는 본 발명을 CMOS구성의 반도체집적회로장치, 예를들면 D-RAM에 사용한 실시예를 도시한 것이다. 영역(1)은 입력회로에 사용되는 소자가 형성되는 영역(입력회로영역)이고, 영역(2)는 메모리셀 이외의 내부회로를 구성하는 소자가 형성되는 영역(내부회로영역)이다. 제1도의 각각은 소자의 단면을 도시하고 있다.
P형 실리콘단결정으로 이루어지는 반도체기판(10)에는 입력회로(1)의 소자로써 제2MOSFET인 NMOSFET(11)을 형성한다. 기판(10) 및 이것에 마련한 N형 웰(14)에는 각각 내부회로(2)의 소자로써 제1MOSFET인 NMOSFET(12)와 제3MOSFET인 P채널 MOSFET(이하, PMOSFET라 한다)(13)을 형성하고 있다.
각각의 MOSFET는 소자분리 절연막이 필드산화막(SiO2)(15)에 의해서 서로 절연되어 있다.
상기 NMOSFET(11)은 게이트절연막(SiO2)(16)상에 형성한 다결정실리콘으로 이루어지는 제2게이트전극(17)과 상기 기판(10)의 주면에 마련한 소오스=드레인영역으로써의 N형영역(18)로 구성되어 있다. 상기 게이트전극(17)의 양측에 저압 CVD법으로 형성한 SiO2로 이루어지는 사이드월 스페이서(절연막)(22)가 형성된다. 그러나, MOSFET(11)은 LDD 구로를 갖고 있지 않다. N형영역(18)은 저농도로 인을 도프한 영역(저농도 인영역)(19)와 제3반도체영역인 고농도로 인을 도프한 영역(고농도 인영역)(20)으로 구성되어 있다. 본예의 경우, 각 인영역(19), (20)의 농도는 각각 1013/㎠(약 1×1018/㎤) 이하, 1∼10×1015/㎠로 되어 있다. 특히, 인영역(20)은 1∼20×1019/㎤ 또는 그 이상의 농도로 된다.
인영역(20)의 농도는 적어도 다음에 기술하는 제1반도체영역인 인영역(26)의 농도보다 높을 필요가 있다. 이와 같이 고농도의 인영역을 소오스·드레인영역으로 하여도 다음에 기술하는 바와 같이 핫캐리어의 발생은 적고, 또한 정전파괴에 대한 강도가 증가하는 것을 본 발명자는 확인하고 있다. 또, 영역(19), (20)이 각각 기판(10)과 만드는 접합의 깊이는 0.2㎛, 0.5㎛로 하고 있다. 또한, 제3반도체영역인 고농도인영역(20)의 안쪽끝은 게이트전극(17)의 양끝 아래위치까지 확산하여 저농도 인영역(19)를 그 내부에 포함한 형으로 되어 있다.
상기 NMOSFET(12)는 게이트절연막(16)상의 다결정실리콘으로 이루어지는 제1게이트전극(23)과 소오스·드레인영역으로써의 N형영역(24)로 구성되어 있다. 상기 게이트전극(23)의 양측에는 사이드월 스페이서(25)를 형성한다. N형영역(24)는 제2반도체영역인 저농도 인영역(26)과 제2반도체영역인 고농도의 비소를 도프한 영역(비소영역)(27)로 구성되어 있다. 특히 비소영역(27)은 사이드월 스페이서(25)에 의해서 게이트전극(23)에 대해서 오프셋구조로 하고, 저농도 인영역(26)은 사이드월 스페이서(25) 아래까지 연장해서 형성된다. 이것에 의해 소위 LDD구조로 되어 있다. 저농도 인영역(26)의 농도는 1013/㎠(약 1×1018/㎤) 이하, 비소영역(27)은 5∼10×1015/㎠(1∼4×1020/㎤)이다. 영역(26), (27)의 각각이 기판(10)과 만드는 접합의 깊이는 각각 0.2㎛, 0.2∼0.3㎛이다.
상기 PMOSFET(13)은 게이트절연막(16)상의 다결정실리콘으로 이루어지는 제3게이트전극(28)과 N형웰(14)에 형성한 소오스·드레인영역으로써의 P형 영역(29)로 구성되어 있다.
본예에서, 이 PMOSFET(13)은 LDD 구조로는 되어 있지 않다. 이 P형 영역(29)는 붕소를 농도 5∼1015/㎠ 정도로 도프해서 형성한다. 상기 소오스·드레인영역(18), (24), (29) 및 게이트전극(17), (23), (28)의 표면에는 백금 또는 고융점금속의 실리사이드층(33), (34)를 형성하고 있다.
도면중, (31)은 인 실리케이트 글라스(PSG) 등으로 이루어지는 층간 절연막, (32)는 알루미늄으로 이루어지는 배선층이다.
제5도는 압력회로를 도시한 도면으로써, 입력회로(1)의 예를 도시한 것이다. 제5도에서 알 수 있는 바와 같이 입력회로(1)은 본딩패드 BP에 접속된 회로이다. NMOSFET QN1, QN2가 NMOSFET(11), PMOSFET QP1이 PMOSFET(13)과 각각 동일한 구조로 된다. 여기서, 제5도에서 명확한 바와 같이 제2MOSFET인 NMOSFET(11)의 드레인은 저항소자를 거쳐서 본딩패드에 접속되고, 소오스 및 게이트전극은 접지되어 있다. 또, 내부회로(2)는 입력회로(1)과 메모리셀을 제외한 부분, 즉 디코더, 센스앰프, 메인앰프, 각종의 신호발생회로동의 회로를 포함한다. 내부회로(2)는 말할것도 없이 제1MOSFET인 NMOSFET(12)로 구성되어 있고, 입력회로에서의 신호는 내부회로를 구성하는 NMOSFET(12)의 게이트 전극에 입력된다.
또한, 본 실시예에서 메모리셀의 NMOSFET는 NMOSFET(12)와 동일한 구조로 되어 있다.
이 구성에 의하면, 내부회로(2)에 있어서의 NMOSFET(12)에 있어서, N형 영역(24)는 비소영역(27)과 저농도 인영역(26)에 의해 LDD구조로 되어 있으므로, 드레인영역(24) 끝에서의 전계를 완화해서 핫캐리어의 발생을 억제할 수 있다. 이 결과, 스레쉬홀드전압의 변동을 방지해서 내부회로(2)에 있어서의 특성의 신뢰성을 향상할 수가 있다.
한편, 입력회로(1)의 NMOSFET(11)에 있어서, 소오스·드레인영역(N형영역)(18)이 저농도 인영역(19)를 포함하는 고농도 인영역(20)으로 구성되어 있으므로, 고농도 인영역(20)과 기판(10) 사이의 접합의 역방향 브레이크다운전압이 작게된다.
이것에 의해서 게이트절연막의 정전파괴에 대한 내압을 향상할 수가 있다.
소오스·드레인영역(18)을 고농도화하는 것에 의해 전계강도가 높게 되지만, 불순물이 인(P)인 것에서 불순물농도 기울기가 완만하므로, 비소일때와 같은 핫캐리어의 발생은 없다. 물론, 입력회로에서는 소자사이즈와 인가되는 전압과의 관계에서 핫캐리어의 영향은 훨씬 적다.
또, 실리사이드층(33)을 사용하는 것에 의해 불순물에 인을 사용하여도 반도체영역(18)의 저항의 저감을 도모하여 고속화를 도모할 수가 있다.
다음에, 이상의 구성의 반도체집적회로장치의 제조방법을 제2a도∼제2g도를 사용해서 설명한다.
먼저, 제2a도와 같이 P형 실리콘단결정으로 이루어지는 반도체기판(10)에 N형 웰(14)을 형성하고, 계속해서 소자분리 절연막(필드절연막)(15)와 게이트절연막(16)을 구성한다. CVD법에 의해 다결정실리콘을 기판전면에 퇴적하고, 또한 이것을 패너닝해서 각 MOSFET(11), (12), (13)의 게이트전극(17), (23), (28)을 형성한다.
이들 게이트전극 D-RAM의 경우에는 제2다결정실리콘층으로 형성하는 것은 물론이다.
계속해서, 제2b도에 도시한 바와 같이 PMOSFET(13)부를 포토레지스트막(40)으로 마스크한 상태에서 전면에 저농도(1013/㎠ 이하)의 인을 게이트전극(17), (23)을 마스크로써 사용하여 이온 주입한다. 이것에 의해서 저농도 이온주입층(41)을 형성한다. 또한, 이때 포토레지스트 마스크(40)으로 입력회로영역(1)을 덮고, NMOSFET(11)의 소오스·드레인영역에 인이 도입되지 않도록 하여도 좋다.
포토레지스트막(40)을 제거한 후, 이것을 아닐하는 것에 의해 NMOSFET(11), (12)의 각각에 제2c도와 같이 저농도 인영역(19), (26)을 형성한다. 그리고, 기판상 전면에 저압 CVD법등에 의해 SiO2막(42)를 형성한다.
SiO2막(42)를 반응성 이온에칭(RIE)에 의해서 에칭하는 것에 의해 제2d도와 같이 각 게이트전극(17), (23), (28)의 양측에 각각 사이드윌 스페이서(22), (25), (30)을 형성한다.
계속해서, 제2e도와 같이 내부회로영역(2), 즉, NMOSFET(12)부 및 PMOSFET(13)부를 포토레지스트막(43)으로 마스크한 상태에서 고농도(1∼1015/㎠)의 인을 게이트전극(17)과 사이드윌 스페이서(22)를 마스크로써 사용해서 이온주입한다. 이것에 의해 고농도 인의 주입층(44)를 형성한다.
포토레지스트막(43)을 제거한 후, 어닐하는 것에 의해 제2f도와 같이 상기 저농도 인영역(19)를 포함하는 고농도 인영역(20)으로 이루어지는 소오스·드레인영역(18)을 구성한다.
그후, 제2f도와 같이 PMOSFET(13)이나 입력회로영역(1)을 포토레지스트막(45)로 마스크한 상태에서 비소를 농도 5∼10×1015/㎠로 게이트전극(23) 및 사이드윌 스페이서(25)를 마스크로 해서 이온주입한다. 이것에 의해 NMOSFET(12)에 비소이온 주입층(46)을 형성한다.
포토레지스트막(45)의 제거후의 어닐에 의해 제2g도와 같이 비소영역(27)을 형성한다. 즉, 내부회로의 NMOSFET(12)의 소오스·드레인영역(24)를 LDD구조로 해서 완성한다.
계속해서, 제2g도와 같이 NMOSFET(11), (12)를 포토레지스트막(47)로 마스크한 상태에서 붕소(B)를 농도 5×1015/㎠로 게이트전극(28) 및 사이드윌 스페이서(30)을 마스크로 해서 이온주입한다. 이것에 의해 붕소주입층을 형성한다. 포토레지스트막(47)의 제거후의 어닐에 의해 소오스·드레인영역으로써의 P+형 영역(29)를 형성한다. 그후, 소오스·드레인영역상의 절연막(16)을 제거한 후, 기판상 전면에 몰리브텐등의 금속막을 형성하고, 또한 이것을 열처리해서 실리사이드화하고, 반응하지 않는 부분을 제거하는 것에 의해 실리사이드층(33), (34)가 형성된다.
이하, 주지의 방법에 의해 층간절연막(31), 알루미늄배선(32)를 형성하는 것에 의해 제1도의 반도체집적회로장치를 완성할 수 있다.
이 방법에서는 LDD구조의 NMOSFET(12)의 제조공정에 대해서 제2e도에 도시하는 포토레지스트막(43)의 마스킹공정과 고농도 인의 도핑공정을 부설하는 것만으로 입력회로의 NMOSFET를 용이하게 형성할 수가 있다. 또, 고농도 인영역(20)의 형성시에서는 사이드윌 스페이서(22)를 이용하고 있으므로, 고농도 인영역(20)을 필요한 깊이로 할 수 있고, 또 채널길이를 필요한 길이로 용이하게 형성할 수 있어 채널길이의 대형화를 초래하는 일도 없이 미세화에 유효하게 된다.
제3도는 본 발명의 다른 실시예를 도시한 것으로, 도면중 제1도와 동일부분에는 동일부호를 붙이고 그 설명은 생략한다.
본예에서는 입력회로(1)의 NMOSFET(11A)의 소오스 드레인영역으로써의 N형 영역(18A)를 제1서브영역인 저농도 인영역(19), 이것을 대략 포함하도록 한 제3반도체영역인 고농도 인영역(20), 이 표면측에 이것보다 깊고 또한 게이트에 대해서 오프셋으로 형성한 제2서브영역인 비소영역(21)로 구성하고 있다. 각 인영역(19), (20)의 농도는 상기 예와 동일하며, 비소영역의 농도는 내부회로(2)의 NMOSFET(12)의 비소영역(27)과 동일하다.
또, 각 영역(19), (20), (21)의 깊이는 각각 0.2㎛, 0.5㎛, 0.2㎛∼0.3㎛이다.
이 반도체집적회로장치의 제조방법은 다음과 같다. 즉, 먼저 상기 예이 제2a도∼제2e도까지의 공정을 실행한다. 그후, 제4a도와 같이 내부회로(2)의 PMOSFET(13)에만 포토레지스트(50)의 마스크를 형성한 후에 비소를 농도 5∼10×1015/㎠로 이온주입한다. NMOSFET(11A), (12)의 양측에 형성된 비소이온주입층(51)을 어닐해서 게이트전극(17), (23)에 대해서 오프셋된 비소영역(21), (27)을 형성할 수 있다. 이것에 의해 NMOSFET(11A)에서는 상술한 소오스·드레인영역(18A)의 구성이 얻어지고, NMOSFET(12)에서는 LDD 구조가 얻어진다.
다음에, 제4b도에 도시한 바와 같이 포토레지스트막(52)를 사용해서 NMOSFET(11A), (12)를 마스크로 하고, 필요에 따라 사이드월 스페이서(30)을 에칭 제거한 후, 붕소를 이온주입한다. 그후의 어닐에 의해 소오스·드레인영역(29)가 형성된다.
이상, 층간절연막(31) 및 알루미늄 배선(32)를 형성해서 제3도의 반도체집적회로장치가 완성된다.
본예에 의하면, 내부회로(2)의 NMOSFET(12)는 상기 예와 마찬가지로 LDD 구조로 되어 핫캐리어의 발생이 억제된다. 한편, 입력회로(1)의 NMOSFET(11A)에서 소오스·드레인영역(18A)의 주체는 게이트전극(17)의 양측으로까지 연장된 고농도 인영역(20)이므로, 정전파괴내압을 향상할 수 있다. 또, 영역(20)은 고불순물 농도이더라도 인을 사용하고 있으므로, 핫캐리어 내압의 저하를 억제할 수 있다.
또, 소오스·드레인영역(18A)내에 게이트전극에서 오프셋시킨 비소영역(21)을 갖는 것에 의해 고농도 인영역(20)의 게이트전극(17)과의 중첩을 상기 예보다도 적게 하는 것이 가능하게 되므로, 접합용량의 저감을 도모해서 상호콘덕턴스를 향상할 수 있다.
물론, 비소영역(21)에 의한 소오스·드레인영역(18A)의 저저항화에 의해 동작의 고속화를 도모할 수도 있다.
또한, 고농도 인영역(20)이 게이트전극(17)의 양측에 도달하지 않는 경우에는 앞서 형성하고 있는 저농도 인영역(19)는 게이트전극(17)을 이용해서 형성하여 확실하게 게이트전극아래에까지 연장하고 있으므로, MOS구조가 손상되는 일은 없다.
본 발명에 의하면, 다음과 같은 효과가 얻어진다.
내부회로에 LDD구조의 MOSFET를 갖는 반도체집적회로장치에 있어서 입력회로에 사용하는 MOSFET의 소오스·드레인영역을 인을 도프시킨 구성으로 하고 있으므로, 정전파괴내압을 향상할 수 있다.
고농도의 인으로 소오스·드레인영역을 구성하고 있으므로, 불순물농도가 높음에도 불구하고 농도기울기가 완만하여 핫캐리어의 발생을 억제할 수 있다.
인의 농도를 1∼20×1019/㎤로 높은 농도로 하였으므로, 핫 캐리어의 발생을 억제할 수 있고, 또한 정전파괴내압을 향상할 수 있다.
고농도 인으로 이루어지는 영역을 입력회로만으로 하고, 그 이외는 LDD 구조로 하고 있으므로, 기판과 인영역과의 접합용량이 증가하여도 IC전체로써의 동작속도의 저하가 없다.
소오스·드레인영역에 실리사이드층을 형성하고 있으므로, 저항을 저감하여 고속화를달성할 수 있다.
소오스·드레인영역에 게이트전극에 대해서 오프셋으로 형성한 비소영역을 형성하고 있으므로, 인영역과 게이트전극과의 중첩을 작게 할 수 있어 접합용량을 저감해서 상호콘덕턴스를 향상할 수 있다.
게이트와 고농도 인영역과의 중첩을 작게 할 수 있으므로, 실효게이트길이에 대한 게이트길이를 작게하여 소자의 미세화에 유효하게 된다.
적어도 내부회로를 마스크한 상태에서 사이드월 스페이서를 이용해서 비소의 도프를 실행하고, 또한 그후에 적어도 내부회로에 사이드월 스페이서를 이용해서 비소의 도프를 실행한다. 이것에 의해 내부회로에서는 LDD 구조를, 입력회로에서는 고농도 인의 소오스·드레인영역을 각각 형성할 수 있다. LDD구조의 NMOSFET의 제조공정에 마스크공정과 고농도 인의 도프공정을 부가하는 것에 의해 용이하게 제조를 실행할 수가 있다.
사전에 게이트전극을 마스크로 해서 불순물의 도프를 실행하고 있으므로, 고농도의 인의 도프시에 고농도인의 확산이 불충분한 경우에서도 MOS구조가 손상되는 일은 없다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하겠지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.
본 발명은 본딩패드, 특히 입력신호가 인가되는 본딩패드에 그 드레인이 접속된 MOSFET, 즉 QN1및 QN3에 대해서 유효하다. 입력신호가 인가되는 본딩패드에 접속된 회로에 의해 정전파괴가 발생하기 쉽기 때문이다.
따라서, 제5도의 MOSFET QN2는 MOSFET(11)과 동일구조로 하지 않아도 좋다. 반대로, MOSFET QN2가 구성하는 인버터 INV1에 접속하는 다음단의 회로를 구성하는 NMOSFET에 본 발명을 적용할 수도 있다. 또, MOSFET QN1의 N채널 MOSFET의 드레인영역만을 본 발명에 따르는 구조로 하는 것도 가능하다.
MOSFET(11)에 있어서의 저불순물 농도영역(26)은 생략할 수 있다. 제6도에 도시한 바와 같이 MOSFET(11)의 소오스·드레인영역(18)은 고불순물 농도의 인영역(20)만으로 이루어진다. 이것은 제2b도에 도시하는 레지스트 마스크(40)이 입력회로영역(1)을 덮도록 형성되는 것에 의해서 달성할 수 있다. 즉, CMOSIC에 있어서 제조공정은 증가하지 않는다. PMOSFET(13)은 갖지 않고, NMOSFET로 이루어지는 IC(NMOSFET)에 있어서는 마스크공정을 추가할 필요가 있다.
또, 제6도에 도시한 바와 같이 백금 또는 고융점금속의 실리사이드층(33), (34)는 생략할 수 있다.
MOSFET(11)의 소오스 또는 드레인영역(18)을 연장시키는 것에 의해서 제5도에 도시하는 입력보호저항 R을 형성할 수 있다.
영역(18)과 동일하며 또한 연속한 반도체영역으로 이루어지는 저항 R을 형성하는 경우, 제6도에 도시하는 구조가 바람직하다.
즉, MOSFET(11)의 소오스 및 드레인영역(18)은 인영역(20)만으로 이루어진다. 인영역(20)을 연장하는 것에 의해서 저항 R이 형성된다. 영역(20)의 시이트저항을 적당한 값으로 하기 위하여 실리사이드층(33)은 형성되지 않는다. 같은 이유에서 비소영역(27)도 적어도 형성되지 않는다. 따라서, 저항 R을 작은 면적으로 형성할 수 있다. 저항 R의 한쪽끝은 알루미늄층(32)로 이루어지는 본딩패드 BP에 접속된다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 분야인 CMOS형의 반도체집적회로장치에 적용한 경우에 대해서 설명하였지만, 이것에 한정되는 것은 아니다. 본 발명은 내부회로에 LDD 구조의 MOSFET를 갖는 것이면 DRAM 이외의 메모리 IC는 물론 논리 IC에도 적용할 수 있으며, 또 CMOSIC에 한정되지 않고 NMOSIC에도 적용할 수 있다. 본 발명에 있어서의 LDD 구조는 적어도 높은 불순물농도를 갖는 제1반도체영역, 이것보다 낮은 불순물농도를 가지며 또한 제1반도체영역보다 채널측(게이트전극측)에 형성된 제2반도체영역을 갖고 있으면 좋다. 제1반도체영역이 제2반도체 영역보다 깊을 필요는 없다. 본딩패드는 와이어본딩을 위한 패드 뿐만 아니라 범프전극등을 이용한 본딩을 위한 패드도 포함한다. 각 반도체영역은 역도전형이어도 좋다. 인 및 비소의 농도는 본 발명의 요지의 범위에서 여러 가지로 변경할 수 있다.
Claims (20)
- 반도체기판(10), 상기 반도체기판(10)에 형성되고 높은 불순물농도의 제1반도체영역(27)과 상기 제1반도체영역보다 낮은 불순물농도를 가지며 또한 상기 제1반도체영역보다도 채널측에 형성되며, 그 끝부가 제1게이트전극(23) 아래에 도달해서 형성된 제2반도체영역(26)을 포함하는 소오스 및 드레인영역을 갖는 제1도전형의 제1MOSFET(12), 상기 반도체기판에 형성되고 상기 제2반도체영역보다 높은 불순물 농도를 가지며, 또한 상기 제1반도체영역과는 다르고, 또한 상기 제1반도체영역보다도 상기 반도체기판내에서 깊게 연장하며, 또한 그 끝부가 제2게이트전극(17) 아래에 도달해서 형성된 제3반도체영역(20)을 포함하는 소오스 및 드레인영역을 갖는 제1도전형이 제2MOSFET(11, 11A)를 포함하고, 상기 제2MOSFET의 제2게이트전극은 접지되어 있으며, 상기 제2MOSFET의 상기 드레인영역 및 상기 제1MOSFET의 게이트전극은 본딩패드(BP)에 접속되는 반도체집적회로장치.
- 특허청구의 범위 제1항에 있어서, 상기 제1 및 제2MOSFET의 소오스 및 드레인영역은 그 위에 형성된 실리사이드막(33)을 갖는 반도체집적회로장치.
- 특허청구의 범위 제2항에 있어서, 상기 실리사이드막은 백금 또는 고융점금속의 실리사이드인 반도체집적회로장치.
- 특허청구의 범위 제1항에 있어서, 상기 제2반도체영역은 1×1013/㎠ 이하의 불순물을 이온주입해서 형성한 영역인 반도체집적회로장치.
- 특허청구의 범위 제4항에 있어서, 상기 제3반도체영역은 1×1015/㎠ 이상의 불순물을 이온주입해서 형성한 영역인 반도체집적회로장치.
- 특허청구의 범위 제1항에 있어서, 상기 제1 및 제2MOSFET는 N채널 MOSFET이며, 상기 제1, 제2 및 제3반도체영역은 각각 상기 반도체기판내에 비소, 인 및 인을 도입하는 것에 의해 형성되는 반도체집적회로장치.
- 특허청구의 범위 제6항에 있어서, 또 상기 반도체기판에 형성된 P채널형의 제3MOSFET(13)을 포함하는 반도체집적회로장치.
- 특허청구의 범위 제7항에 있어서, 상기 제3MOSFET는 상기 반도체기판의 표면영역에 형성된 N형 웰영역(14)에 형성되는 반도체집적회로장치.
- 특허청구의 범위 제7항에 있어서, 상기 제1 및 제2 및 제3MOSFET의 각각은 게이트전극과 상기 제1, 제2 및 제3MOSFET의 각각의 게이트전극의 2개의 측벽에 형성된 사이드월 스페이서(25, 22, 30)을 또 포함하고, 상기 제1반도체영역은 상기 제1MOSFET의 상기 게이트전극 및 상기 사이드월 스페이서에 의해 규정되고, 상기 제2반도체영역은 상기 제1MOSFET의 상기 게이트전극에 의해 규정되는 반도체집적회로장치.
- 특허청구의 범위 제9항에 있어서, 상기 제1, 제2 및 제3MOSFET의 게이트전극은 다결정실리콘층과 상기 다결정실리콘층상에 형성된 실리사이드층(34)를 갖는 반도체집적회로장치.
- 특허청구의 범위 제10항에 있어서, 상기 실리사이드층은 백금 또는 고융점금속으로 이루어지는 실리사이드층인 반도체집적회로장치.
- 반도체기판(10), 상기 반도체기판(10)에 형성된 높은 불순물농도의 제1반도체영역(27)과 상기 제1반도체영역보다 낮은 불순물농도를 가지며 또한 상기 제1반도체영역보다도 채널측에 형성되고, 그 끝부가 제1게이트전극(23) 아래에 도달해서 형성된 제2반도체영역(26)을 포함하는 소오스 및 드레인영역을 갖는 제1도전형의 제1MOSFET(12), 상기 반도체기판에 형성되고, 상기 제2반도체영역보다 높은 불순물 농도를 가지며 또한 상기 제1반도체영역과는 다르고, 또한 상기 제1반도체영역보다도 상기 반도체기판내에서 깊게 연장하며, 또한 그 끝부가 제2게이트전극(17) 아래에 도달해서 형성된 제3반도체영역(20)을 포함하는 소오스 및 드레인영역을 갖는 제1도전형의 제2MOSFET(11, 11A), 상기 제3반도체영역과 동일공정으로 형성된 반도체영역으로 이루어지며 또한 그의 한쪽끝이 상기 제2MOSFET의 드레인영역과, 상기 제1MOSFET의 제1게이트전극에 접속되고, 그의 다른쪽끝이 본딩패드(BP)에 접속되는 저항(R)을 포함하고, 상기 제2MOSFET의 게이트전극은 접지되어 있는 반도체집적회로장치.
- 특허청구의 범위 제12항에 있어서, 상기 저항은 상기 저항이 접속되는 상기 제2MOSFET의 드레인 영역과 일체인 반도체집적회로장치.
- 특허청구의 범위 제1항에 있어서, 상기 제1 및 제2MOSFET는 N채널이며, 상기 제2MOSFET의 제2게이트 및 소오스영역은 접지되어 있는 반도체집적회로장치.
- 특허청구의 범위 제1항에 있어서, 상기 제1MOSFET는 내부회로의 MOSFET이며, 상기 제2MOSFET는 입력회로의 MOSFET인 반도체집적회로장치.
- 특허청구의 범위 제1항에 있어서, 상기 제3반도체영역은 적어도 제1서브영역(19)와 제2서브영역(21)을 포함하는 반도체집적회로장치.
- 특허청구의 범위 제16항에 있어서, 상기 제1서브영역은 저불순물농도를 가지며, 상기 제2서브영역은 고불순물농도를 갖는 반도체집적회로장치.
- 특허청구의 범위 제16항에 있어서, 상기 제1서브영역은 상기 제2반도체영역과 동일한 반도체집적회로장치.
- 특허청구의 범위 제16항에 있어서, 상기 제2서브영역은 상기 제1반도체영역과 동일한 반도체집적회로장치.
- 특허청구의 범위 제12항에 있어서, 상기 제1MOSFET는 내부회로의 MOSFET이며, 상기 제2MOSFET는 입력회로의 MOSFET인 반도체집적회로장치.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920018449A KR930001561B1 (ko) | 1985-02-01 | 1992-10-05 | 반도체 집적 회로장치 |
KR1019920018450A KR930001562B1 (ko) | 1985-02-01 | 1992-10-08 | 반도체 집적 회로장치의 제조방법 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60016508A JPH0695563B2 (ja) | 1985-02-01 | 1985-02-01 | 半導体装置 |
JP60-16508 | 1985-02-01 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019920018449A Division KR930001561B1 (ko) | 1985-02-01 | 1992-10-05 | 반도체 집적 회로장치 |
KR1019920018450A Division KR930001562B1 (ko) | 1985-02-01 | 1992-10-08 | 반도체 집적 회로장치의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR860006840A KR860006840A (ko) | 1986-09-15 |
KR930001560B1 true KR930001560B1 (ko) | 1993-03-04 |
Family
ID=11918210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019860000142A KR930001560B1 (ko) | 1985-02-01 | 1986-01-13 | 반도체 집적 회로장치 |
Country Status (7)
Country | Link |
---|---|
US (1) | US4717684A (ko) |
EP (1) | EP0189914B1 (ko) |
JP (1) | JPH0695563B2 (ko) |
KR (1) | KR930001560B1 (ko) |
CN (1) | CN1007681B (ko) |
DE (1) | DE3685124D1 (ko) |
HK (1) | HK51294A (ko) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5247199A (en) * | 1986-01-15 | 1993-09-21 | Harris Corporation | Process for forming twin well CMOS integrated circuits |
US5215936A (en) * | 1986-10-09 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device having a lightly-doped drain structure |
JPS63119574A (ja) * | 1986-11-07 | 1988-05-24 | Toshiba Corp | 半導体装置の製造方法 |
US4978628A (en) * | 1986-11-19 | 1990-12-18 | Teledyne Industries, Inc. | Drail-well/extension high voltage MOS transistor structure and method of fabrication |
US4764482A (en) * | 1986-11-21 | 1988-08-16 | General Electric Company | Method of fabricating an integrated circuit containing bipolar and MOS transistors |
US4764477A (en) * | 1987-04-06 | 1988-08-16 | Motorola, Inc. | CMOS process flow with small gate geometry LDO N-channel transistors |
JPH07107919B2 (ja) * | 1987-05-07 | 1995-11-15 | 松下電子工業株式会社 | 半導体集積回路 |
JPS6455855A (en) * | 1987-08-27 | 1989-03-02 | Mitsubishi Electric Corp | Complementary type field effect transistor |
US5086008A (en) * | 1988-02-29 | 1992-02-04 | Sgs-Thomson Microelectronics S.R.L. | Process for obtaining high-voltage N channel transistors particularly for EEPROM memories with CMOS technology |
JPH0254959A (ja) * | 1988-08-19 | 1990-02-23 | Seiko Epson Corp | 半導体装置 |
NL8900593A (nl) * | 1989-03-13 | 1990-10-01 | Philips Nv | Halfgeleiderinrichting met een beveiligingsschakeling. |
US4874713A (en) * | 1989-05-01 | 1989-10-17 | Ncr Corporation | Method of making asymmetrically optimized CMOS field effect transistors |
KR940004449B1 (ko) * | 1990-03-02 | 1994-05-25 | 가부시키가이샤 도시바 | 반도체장치 |
JP2624878B2 (ja) * | 1990-07-06 | 1997-06-25 | 株式会社東芝 | 半導体装置 |
JP2625602B2 (ja) * | 1991-01-18 | 1997-07-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 集積回路デバイスの製造プロセス |
JP2953192B2 (ja) * | 1991-05-29 | 1999-09-27 | 日本電気株式会社 | 半導体集積回路 |
JP3119902B2 (ja) * | 1991-07-16 | 2000-12-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5268317A (en) * | 1991-11-12 | 1993-12-07 | Siemens Aktiengesellschaft | Method of forming shallow junctions in field effect transistors |
GB2286723B (en) * | 1992-12-11 | 1997-01-08 | Intel Corp | A mos transistor having a composite gate electrode and method of fabrication |
JP3437863B2 (ja) * | 1993-01-18 | 2003-08-18 | 株式会社半導体エネルギー研究所 | Mis型半導体装置の作製方法 |
US5953582A (en) * | 1993-02-10 | 1999-09-14 | Seiko Epson Corporation | Active matrix panel manufacturing method including TFTS having variable impurity concentration levels |
US5838033A (en) * | 1993-09-08 | 1998-11-17 | Lucent Technologies Inc. | Integrated circuit with gate conductor defined resistor |
CN100578795C (zh) * | 1993-10-01 | 2010-01-06 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
US5472887A (en) * | 1993-11-09 | 1995-12-05 | Texas Instruments Incorporated | Method of fabricating semiconductor device having high-and low-voltage MOS transistors |
JP2682425B2 (ja) * | 1993-12-24 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
JPH07321306A (ja) * | 1994-03-31 | 1995-12-08 | Seiko Instr Inc | 半導体装置およびその製造方法 |
US5432105A (en) * | 1994-09-19 | 1995-07-11 | United Microelectronics Corporation | Method for fabricating self-aligned polysilicon contacts on FET source/drain areas |
US5652155A (en) * | 1995-10-30 | 1997-07-29 | Advanced Micro Devices, Inc. | Method for making semiconductor circuit including non-ESD transistors with reduced degradation due to an impurity implant |
US5672527A (en) * | 1996-03-08 | 1997-09-30 | United Microelectronics Corp. | Method for fabricating an electrostatic discharge protection circuit |
US6037227A (en) * | 1997-06-03 | 2000-03-14 | United Microelectronics Corp. | Method of making high density mask ROM having a two level bit line |
US6603180B1 (en) * | 1997-11-28 | 2003-08-05 | Advanced Micro Devices, Inc. | Semiconductor device having large-area silicide layer and process of fabrication thereof |
JP3149937B2 (ja) * | 1997-12-08 | 2001-03-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
FR2773266B1 (fr) * | 1997-12-31 | 2001-11-09 | Sgs Thomson Microelectronics | Structure electronique comprenant des transistors a haute et basse tension et procede de fabrication correspondant |
US5953601A (en) * | 1998-02-17 | 1999-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | ESD implantation scheme for 0.35 μm 3.3V 70A gate oxide process |
US5897348A (en) * | 1998-03-13 | 1999-04-27 | Texas Instruments - Acer Incorporated | Low mask count self-aligned silicided CMOS transistors with a high electrostatic discharge resistance |
US5998247A (en) * | 1998-04-09 | 1999-12-07 | Texas Instruments - Acer Incorporated | Process to fabricate the non-silicide region for electrostatic discharge protection circuit |
JP2001127270A (ja) * | 1999-10-27 | 2001-05-11 | Nec Corp | 半導体装置及びその製造方法 |
KR100308087B1 (ko) * | 1999-11-26 | 2001-11-05 | 박종섭 | 이에스디(esd) 보호 회로 및 그 제조방법 |
US6509223B2 (en) * | 2001-01-19 | 2003-01-21 | United Microelectronics Corp. | Method for making an embedded memory MOS |
EP1263033A1 (en) * | 2001-05-24 | 2002-12-04 | Texas Instruments Inc. | Fabrication of analog core CMOS, digital core CMOS, and I/O CMOS transistors |
US6563175B2 (en) * | 2001-09-24 | 2003-05-13 | Texas Instruments Incorporated | NMOS ESD protection device with thin silicide and methods for making same |
KR100574948B1 (ko) * | 2003-08-23 | 2006-04-28 | 삼성전자주식회사 | 기생 캐패시턴스가 감소된 반도체 메모리 소자 및 그제조방법 |
JP2006019511A (ja) * | 2004-07-01 | 2006-01-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US7585737B2 (en) | 2006-11-30 | 2009-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing double diffused drains in semiconductor devices |
US8026135B2 (en) * | 2007-08-15 | 2011-09-27 | Texas Instruments Incorporated | Formation of shallow junctions by diffusion from a dielectric doped by cluster or molecular ion beams |
JP5778900B2 (ja) * | 2010-08-20 | 2015-09-16 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3731161A (en) * | 1970-09-05 | 1973-05-01 | Nippon Electric Co | Semiconductor integrated circuit |
JPS5368581A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Semiconductor device |
FR2445617A1 (fr) * | 1978-12-28 | 1980-07-25 | Ibm France | Resistance a tension de claquage amelioree obtenue par une double implantation ionique dans un substrat semi-conducteur et son procede de fabrication |
US4325180A (en) * | 1979-02-15 | 1982-04-20 | Texas Instruments Incorporated | Process for monolithic integration of logic, control, and high voltage interface circuitry |
JPS5696850A (en) * | 1979-12-30 | 1981-08-05 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
JPS5715459A (en) * | 1980-07-01 | 1982-01-26 | Fujitsu Ltd | Semiconductor integrated circuit |
US4356623A (en) * | 1980-09-15 | 1982-11-02 | Texas Instruments Incorporated | Fabrication of submicron semiconductor devices |
US4475280A (en) * | 1980-12-24 | 1984-10-09 | General Electric Company | Method of making an integrated circuit incorporating low voltage and high voltage semiconductor devices |
JPS5833870A (ja) * | 1981-08-24 | 1983-02-28 | Hitachi Ltd | 半導体装置 |
US4590663A (en) * | 1982-02-01 | 1986-05-27 | Texas Instruments Incorporated | High voltage CMOS technology with N-channel source/drain extensions |
JPS59920A (ja) * | 1982-06-23 | 1984-01-06 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS5972759A (ja) * | 1982-10-20 | 1984-04-24 | Toshiba Corp | 半導体装置の製造方法 |
US4466177A (en) * | 1983-06-30 | 1984-08-21 | International Business Machines Corporation | Storage capacitor optimization for one device FET dynamic RAM cell |
JPS6072272A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体装置の製造方法 |
JPH0693494B2 (ja) * | 1984-03-16 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
US4577391A (en) * | 1984-07-27 | 1986-03-25 | Monolithic Memories, Inc. | Method of manufacturing CMOS devices |
FR2571178B1 (fr) * | 1984-09-28 | 1986-11-21 | Thomson Csf | Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication |
-
1985
- 1985-02-01 JP JP60016508A patent/JPH0695563B2/ja not_active Expired - Lifetime
-
1986
- 1986-01-13 KR KR1019860000142A patent/KR930001560B1/ko not_active IP Right Cessation
- 1986-01-29 DE DE8686101166T patent/DE3685124D1/de not_active Expired - Lifetime
- 1986-01-29 EP EP86101166A patent/EP0189914B1/en not_active Expired - Lifetime
- 1986-01-31 CN CN86100841A patent/CN1007681B/zh not_active Expired
- 1986-02-03 US US06/825,587 patent/US4717684A/en not_active Expired - Lifetime
-
1994
- 1994-05-19 HK HK51294A patent/HK51294A/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0189914B1 (en) | 1992-05-06 |
US4717684A (en) | 1988-01-05 |
CN1007681B (zh) | 1990-04-18 |
HK51294A (en) | 1994-05-27 |
CN86100841A (zh) | 1986-07-30 |
JPH0695563B2 (ja) | 1994-11-24 |
KR860006840A (ko) | 1986-09-15 |
EP0189914A2 (en) | 1986-08-06 |
JPS61177769A (ja) | 1986-08-09 |
DE3685124D1 (de) | 1992-06-11 |
EP0189914A3 (en) | 1987-04-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR930001560B1 (ko) | 반도체 집적 회로장치 | |
US5436483A (en) | Semiconductor integrated circuit device having a first MISFET of an output buffer circuit and a second MISFET of an internal circuit | |
US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
EP0248292B1 (en) | Semiconductor device having a high breakdown voltage | |
KR100397096B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR100204986B1 (ko) | 집적 회로 및 집적 회로 제조 방법 | |
US5610089A (en) | Method of fabrication of semiconductor integrated circuit device | |
TWI414023B (zh) | 用於製造一半導體器件的方法 | |
KR19980024045A (ko) | 반도체장치 및 그의 제조방법 | |
EP0220500B1 (en) | Semiconductor device with reduced capacitive load and manufacturing process thereof | |
KR100211635B1 (ko) | 반도체장치 및 그 제조방법 | |
KR100331844B1 (ko) | 씨모스소자 | |
KR930001561B1 (ko) | 반도체 집적 회로장치 | |
US6709936B1 (en) | Narrow high performance MOSFET device design | |
JP3926964B2 (ja) | 半導体装置とその製造方法 | |
JP2826024B2 (ja) | Mos型トランジスタの製造方法 | |
KR100244262B1 (ko) | 이에스디 보호회로의 제조방법 | |
JP3114613B2 (ja) | 半導体装置およびその製造方法 | |
JP2507981B2 (ja) | 相補形misトランジスタの製造方法 | |
JPH0927556A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2003069026A (ja) | 半導体装置およびその製造方法 | |
KR100214860B1 (ko) | 반도체 소자의 정전기 방지 구조 및 그 제조방법 | |
JPS627710B2 (ko) | ||
JPH0196962A (ja) | 縦型mosトランジスタおよびその製造方法 | |
JPH11330266A (ja) | オープンドレイン入出力端を具備した半導体素子及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20030303 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |