KR100244262B1 - 이에스디 보호회로의 제조방법 - Google Patents
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Abstract
본 발명은 ESD(Elector Static Discharge) 특성을 향상시키도록 한 ESD 보호회로의 제조방법에 관한 것으로서, 기판의 표면에 일정한 간격을 갖도록 제 1 웰 영역과 제 2 웰 영역 및 제 3 웰 영역을 형성하는 단계와, 상기 각 웰 영역을 격리하는 소자 격리막을 형성하는 단계와, 상기 각 웰 영역위에 게이트 절연막을 매개하여 제 1, 제 2, 제 3 게이트 전극을 형성하는 단계와, 상기 제 1 게이트 전극 양측의 제 1 웰 영역 표면내에 제 1 불순물 영역을 형성하는 단계와, 상기 제 3 게이트 전극 양측의 제 3 웰 영역 표면내에 제 2 불순물 영역을 형성하는 단계와, 상기 제 1, 제 2, 제 3 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 절연막을 형성한 후, 상기 제 1, 제 2 제 3 게이트 전극 양측의 기판 표면이 노출되도록 콘택홀을 형성하는 단계와, 상기 제 1, 제 2 웰 영역상에 마스크층을 형성한 후, 상기 마스크층을 마스크로 이용하여 상기 제 3 게이트 전극 양측의 제 3 웰 영역의 표면내에 고에너지 이온주입으로 제 3 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, ESD(Elector Static Discharge) 특성을 향상시키는데 적당한 ESD 보호회로의 제조방법에 관한 것이다.
일반적으로 반도체 칩(Chip)이 고집적화 되어가면서 집적회로에 사용되어지는 소자의 크기도 점점 작아지게 되었다. 이에 따라 숏 채널 효과(Short Channel Effect), 핫 캐리어 효과(Hot Carrier Effect)등 긴 채널(Long Channel)의 소자에서는 볼 수 없었던 현상들이 발생하였다.
이에 대한 대책으로 소오스/드레인(Source/Drain) 구조가 LDD인 소자를 형성하는데, 게이트 전극의 양측면에 절연막 측벽을 형성하기 전 및 후에 각각 저농도와 고농도 이온을 주입하여 LDD 접합을 형성하는 기술이 많이 사용되어졌다.
한편, ESD 영역에서는 ESD 펄스(Pulse)가 칩에 들어왔을 때 접합 파괴(Junction Breakdown)를 통한 N-P-N 바이폴라 영역(Bipolar Action)을 이용해 방전 경로(Discharge Path)를 형성해야 하는데, 상기와 같은 LDD 접합을 사용할 경우 LDD 영역이 열(Heating)에 의한 손상(Damage)이 발생하기 쉽고, 접합 파괴 전압이 높아 트리거닝(Triggering) 전압이 높아져 ESD 특성을 저하시키는 문제점이 있었다.
따라서 이와 같은 일반적인 ESD 특성의 저하를 방지하기 위하여 종래에는 ESD 이온 주입 단계를 추가하여 SD(Single Drain) 접합 구조를 형성하였다.
이하, 첨부된 도면을 참고하여 종래의 ESD 보호회로의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 ESD 보호회로의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(11)의 전면에 선택적으로 불순물 이온을 주입하여 상기 반도체 기판(11)의 표면내에 일정한 간격을 갖도록 제 1 p-웰 영역(12)과 n-웰 영역(13) 및 제 2 p-웰 영역(14)을 형성한다.
여기서 상기 제 1 p-웰 영역(12)과 n-웰 영역(13)은 페리영역이고, 상기 제 2 p-웰 영역(14)은 ESD 영역이다.
이어, 상기 제 1 p-웰 영역(12)과 n-웰 영역(13) 및 제 2 p-웰 영역(14)을 격리하기 위하여 소자 격리막(15)을 형성한다.
그리고 상기 제 1 p-웰 영역(12)과 n-웰 영역(13) 및 제 2 p-웰 영역(14)상에 각각 게이트 절연막(16)을 매개하여 제 1, 제 2, 제 3 게이트 전극(17a,17b,17c)을 형성한다.
도 1b에 도시한 바와 같이 상기 제 1, 제 2, 제 3 게이트 전극(17a,17b,17c)을 포함한 상기 반도체 기판(11)의 전면에 제 1 포토레지스트(18)를 도포한 후, 노광 및 현상공정으로 상기 제 1 p-웰 영역(12)만 오픈(Open)되도록 상기 제 1 포토레지스트(18)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(18)를 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 n형 불순물 이온을 주입하여 상기 제 1 게이트 전극(17a) 양측의 제 1 p-웰 영역(12) 표면내에 LDD(Lightly Doped Drain) 영역(19)을 형성한다.
도 1c에 도시한 바와 같이 상기 제 1 포토레지스트(18)를 제거하고, 상기 반도체 기판(11)의 전면에 제 2 포토레지스트(20)를 도포한 후, 상기 제 2 p-웰 영역(14)만 오픈되도록 상기 제 2 포토레지스트(20)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(20)를 마스크로 이용하여 상기 반도체 기판(11)의 전면에 ESD 이온을 주입하여 상기 제 3 게이트 전극(17c) 양측의 제 2 p-웰 영역(14) 표면내에 ESD 불순물 영역(21)을 형성한다.
도 1d에 도시한 바와 같이 상기 제 2 포토레지스트(20)를 제거하고, 상기 반도체 기판(11)의 전면에 절연막을 형성한 후, 에치백(Etch Back) 공정을 실시하여 상기 제 1, 제 2, 제 3 게이트 전극(17a,17b,17c)의 양측면에 측벽 절연막(22)을 형성한다.
이어, 상기 반도체 기판(11)의 전면에 제 3 포토레지스트(23)를 도포한 후, 노광 및 현상으로 상기 n-웰 영역(13)상에만 남도록 제 3 포토레지스트(23)를 패터닝한다.
그리고 상기 제 3 포토레지스트(23)를 마스크로 이용하여 상기 반도체 기판(11)의 전면에 고농도 n형 불순물 이온을 주입하여 상기 제 1, 제 3 게이트 전극(17a,17c) 양측의 제 1 p-웰 영역(12)의 표면내에 상기 LDD 영역(19)과 연결되도록 소오스/드레인 불순물 영역(24)을 형성한다.
여기서 상기 제 3 게이트 전극(17c) 양측의 제 2 p-웰 영역(14)에는 상기 ESD 불순물 영역(21)을 형성할 때 동일한 불순물 이온이 주입된다.
도 1e에 도시한 바와 같이 상기 제 3 포토레지스트(23)를 제거하고, 상기 반도체 기판(11)의 전면에 ILD(Inter Layer Directic)층(25)을 형성하고, 상기 ILD층(25)상에 제 4 포토레지스트(26)를 도포한 후, 노광 및 현상공정으로 제 4 포토레지스트(26)를 패터닝한다.
도 1f에 도시한 바와 같이 상기 패터닝된 제 4 포토레지스트(26)를 마스크로 이용하여 상기 소오스/드레인 불순물 영역(24) 및 상기 제 2 게이트 전극(17b) 양측의 n-웰 영역(13) 표면과 상기 ESD 불순물 영역(21)이 소정부분 노출되도록 콘택홀(27)을 형성한다.
이어, 상기 제 4 포토레지스트(26)를 제거하고, 상기 콘택홀(27)을 포함한 반도체 기판(11)의 전면에 금속층(도면에 도시하지 않음)을 형성하여 선택적으로 제거함으로써 금속배선을 형성한다.
여기서 상기 ESD 불순물 영역(21)의 일측에는 패드(PAD)가 접속되고, 타측에는 접지전원(Vss)이 접속되어 ESD 펄스가 인가되었을 때 npn 바이폴라 영역을 통해 ESD 전류를 방전시킨다.
그러나 이와 같은 종래의 ESD 보호회로의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 패드가 연결되는 ESD 영역에 고전류가 흐르면서 기판에 콘택 스파이크(Contact Spike) 등에 의한 손상이 발생한다.
둘째, 패드가 연결되는 ESD 영역의 커패시턴스가 증가하여 칩의 동작속도가 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 콘택 스파이크 및 패드가 연결되는 EDS 영역의 커패시턴스의 증가를 방지하여 ESD 특성을 향시키도록 한 ESD 보호회로의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 ESD 보호회로의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 ESD 보호회로의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제 1 p-웰 영역 33 : n-웰 영역
34 : 제 2 p-웰 영역 35 : 소자 격리막 36 : 게이트 절연막
37a,37b,37c : 제 1, 제 2, 제 3 게이트 전극 39 : LDD 영역
38,40,43,46,48 : 포토레지스트 41 : ESD 불순물 영역
42 : 측벽 절연막 44 : 소오스/드레인 불순물 영역
45 : ILD층 47 : 콘택홀 49 : 저농도 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 ESD 보호회로의 제조방법은 기판의 표면에 일정한 간격을 갖도록 제 1 웰 영역과 제 2 웰 영역 및 제 3 웰 영역을 형성하는 단계와, 상기 각 웰 영역을 격리하는 소자 격리막을 형성하는 단계와, 상기 각 웰 영역위에 게이트 절연막을 매개하여 제 1, 제 2, 제 3 게이트 전극을 형성하는 단계와, 상기 제 1 게이트 전극 양측의 제 1 웰 영역 표면내에 제 1 불순물 영역을 형성하는 단계와, 상기 제 3 게이트 전극 양측의 제 3 웰 영역 표면내에 제 2 불순물 영역을 형성하는 단계와, 상기 제 1, 제 2, 제 3 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 절연막을 형성한 후, 상기 제 1, 제 2 제 3 게이트 전극 양측의 기판 표면이 노출되도록 콘택홀을 형성하는 단계와, 상기 제 1, 제 2 웰 영역상에 마스크층을 형성한 후, 상기 마스크층을 마스크로 이용하여 상기 제 3 게이트 전극 양측의 제 3 웰 영역의 표면내에 고에너지 이온주입으로 제 3 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 ESD 보호회로의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 ESD 보호회로의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(31)의 전면에 선택적으로 불순물 이온을 주입하여 상기 반도체 기판(31)의 표면내에 일정한 간격을 갖도록 제 1 p-웰 영역(32)과 n-웰 영역(33) 및 제 2 p-웰 영역(34)을 형성한다.
여기서 상기 제 1 p-웰 영역(32)과 n-웰 영역(33)은 페리(Peri)영역이고, 상기 제 2 p-웰 영역(34)은 ESD 영역이다.
이어, 상기 제 1 p-웰 영역(32)과 n-웰 영역(33) 및 제 2 p-웰 영역(34)을 격하기 위하여 소자 격리막(35)을 형성한다.
그리고 상기 반도체 기판(31)의 상기 제 1 p-웰 영역(32)과 n-웰 영역(33) 및 제 2 p-웰 영역(34)상에 각각 게이트 절연막(36)을 매개하여 제 1, 제 2, 제 3 게이트 전극(37a,37b,37c)을 형성한다.
도 2b에 도시한 바와 같이 상기 반도체 기판(31)의 전면에 제 1 포토레지스트(38)를 도포한 후, 노광 및 현상공정으로 상기 제 1 p-웰 영역(32)만 오픈(Open)되도록 상기 제 1 포토레지스트(38)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(38)를 마스크로 이용하여 상기 반도체 기판(31)의 전면에 저농도 n형 불순물 이온을 주입하여 상기 제 1 게이트 전극(37a) 양측의 제 1 p-웰 영역(32) 표면내에 LDD(Lightly Doped Drain) 영역(39)을 형성한다.
도 2c에 도시한 바와 같이 상기 제 1 포토레지스트(38)를 제거하고, 상기 반도체 기판(31)의 전면에 제 2 포토레지스트(40)를 도포한 후, 상기 제 2 p-웰 영역(34)만 오픈되도록 상기 제 2 포토레지스트(40)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(40)를 마스크로 이용하여 상기 반도체 기판(31)의 전면에 ESD 이온(고농도 n형 불순물)을 주입하여 상기 제 3 게이트 전극(37c) 양측의 제 2 p-웰 영역(34) 표면내에 ESD 불순물 영역(41)을 형성한다.
도 2d에 도시한 바와 같이 상기 제 2 포토레지스트(40)를 제거하고, 상기 반도체 기판(31)의 전면에 절연막을 형성한 후, 에치백(Etch Back) 공정을 실시하여 상기 제 1, 제 2, 제 3 게이트 전극(37a,37b,37c)의 양측면에 측벽 절연막(42)을 형성한다.
이어, 상기 반도체 기판(31)의 전면에 제 3 포토레지스트(43)를 도포한 후, 노광 및 현상으로 상기 n-웰 영역(33)상에만 남도록 제 3 포토레지스트(43)를 패터닝한다.
그리고 상기 제 3 포토레지스트(43)를 마스크로 이용하여 상기 반도체 기판(31)의 전면에 고농도 n형 불순물 이온을 주입하여 상기 제 1 게이트 전극(37a) 양측의 제 1 p-웰 영역(32) 표면내에 소오스/드레인 불순물 영역(44)을 형성한다.
도 2e에 도시한 바와 같이 상기 제 3 포토레지스트(43)를 제거하고, 상기 반도체 기판(31)의 전면에 ILD층(45)을 형성하고, 상기 ILD층(45)상에 제 4 포토레지스트(46)를 도포한 후, 노광 및 현상공정으로 패터닝한다.
이어, 상기 패터닝된 제 4 포토레지스트(46)를 마스크로 이용하여 상기 소오스/드레인 불순물 영역(44) 및 상기 제 2 게이트 전극(37b) 양측의 n-웰 영역(33) 표면과 ESD 불순물 영역(41)이 소정부분 노출되도록 콘택홀(47)을 형성한다.
도 2f에 도시한 바와 같이 상기 제 4 포토레지스트(46)를 제거하고, 상기 반도체 기판(31)의 전면에 제 5 포토레지스트(48)를 도포한 후, 노광 및 현상공정으로 상기 제 2 p-웰 영역(34)만 오픈되도록 패터닝한다.
이어, 상기 패터닝된 제 5 포토레지스트(48)를 마스크로 이용하여 저농도 n형 불순물 이온을 고에너지(High Energy)로 상기 제 2 p-웰 영역(34)의 ESD 불순물 영역(41)에 주입하여 1.5㎛이상의 깊이로 저농도 불순물 영역(49)을 형성한다.
여기서 상기 저농도 불순물 영역(49)은 상기 ESD 불순물 영역(41) 보다 깊게 형성한다.
그리고 도면에는 도시하지 않았지만 상기 제 5 포토레지스트(48)를 제거하고, 상기 콘택홀(47)을 포함한 반도체 기판(31)의 전면에 금속층을 형성하여 선택적으로 제거함으로써 금속배선을 형성한다.
여기서 상기 금속배선은 ESD 불순물 영역(41)의 일측에 패드가 연결되고, 타측에는 전원단자(Vcc) 또는 접지단자(Vss)가 연결된다.
이상에서 설명한 바와 같이 본 발명에 의한 ESD 보호회로의 제조방법에 있어서 ESD 불순물 영역을 N+/N-/N+구조로 형성함으로써 바이폴라 전류 이득을 높이고, 콘택 스파이크에 의한 기판의 손상을 방지하며, 패드의 접합 커패시턴스를 줄일 수 있기 때문에 ESD 특성을 향상시킬 수 있는 효과가 있다.
Claims (4)
- 기판의 표면에 일정한 간격을 갖도록 제 1 웰 영역과 제 2 웰 영역 및 제 3 웰 영역을 형성하는 단계;상기 각 웰 영역을 격리하는 소자 격리막을 형성하는 단계;상기 각 웰 영역위에 게이트 절연막을 매개하여 제 1, 제 2, 제 3 게이트 전극을 형성하는 단계;상기 제 1 게이트 전극 양측의 제 1 웰 영역 표면내에 제 1 불순물 영역을 형성하는 단계;상기 제 3 게이트 전극 양측의 제 3 웰 영역 표면내에 제 2 불순물 영역을 형성하는 단계;상기 제 1, 제 2, 제 3 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계;상기 반도체 기판의 전면에 절연막을 형성한 후, 상기 제 1, 제 2 제 3 게이트 전극 양측의 기판 표면이 노출되도록 콘택홀을 형성하는 단계;상기 제 1, 제 2 웰 영역상에 마스크층을 형성한 후, 상기 마스크층을 마스크로 이용하여 상기 제 3 게이트 전극 양측의 제 3 웰 영역의 표면내에 고에너지 이온주입으로 제 3 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 ESD 보호회로의 제조방법.
- 제 1 항에 있어서,상기 제 1 불순물 영역은 LDD 구조를 갖도록 형성함을 특징으로 하는 ESD 보호회로의 제조방법.
- 제 1 항에 있어서,상기 제 3 불순물 영역은 1.5㎛이상의 깊이로 형성함을 특징으로 하는 ESD 보호회로의 제조방법.
- 제 1 항에 있어서,상기 제 3 불순물 영역은 제 2 불순물 영역 보다 깊게 형성함을 특징으로 하는 ESD 보호회로의 제조방법.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20071025 Year of fee payment: 9 |
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