KR100214860B1 - 반도체 소자의 정전기 방지 구조 및 그 제조방법 - Google Patents
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Abstract
본 발명은 입출력핀에서 출력측에 발생되는 정전기를 효과적으로 분산시킬수 있는 반도체 소자의 정전기 방지 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 제1전도 타입의 반도체 기판, 반도체 기판내에 형성된 제1전도 타입의 제1웰, 반도체 기판상의 소정 부분에 형성된 게이트 전극, 게이트 전극 양측 기판 영역에 형성되는 제2전도 타입의 접합 영역, 게이트 전극이 형성된 반도체 기판 상부에 형성된 층간 절연막, 접합 영역과 콘택되며 층간 절연막상에 형성되는 입출력 핀과, 전원 라인, 접합 영역 하부에 소정 깊이로 형성되는 제2전도 타입의 제2웰을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 정전기 방지 구조 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 소자의 입출력 핀에서, 출력핀에 연결된 디바이스의 손상을 방지할 수 있는 반도체 소자의 정전기 방지 구조 및 그 제조방법에 관한 것이다.
일반적으로, 정전기 방전(ElectroStatic Discharge)은 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어, 칩을 손상시킨다. 따라서, 반도체 소자의 주변 영역에는 정전기로 부터 반도체 소자를 보호하기 위하여, 정전기 방지 회로가 구비된다.
반도체 칩 내에 내장된 일반적인 정전기 방지 회로가 도 1에 도시되어 있다.
도 1을 참조하여, 정전기 방지 회로는 입출력 핀(이하 I/O 핀 : 20)과, 입력핀에 연결된 입력 정전기 방지 회로부(30)와, 출력핀에 연결된 출력 정전기 방지 회로부(40)로 구성된다.
여기서, 입력 정전기 방지 회로(30)는 I/O 핀(20)의 입력측핀에 연결되어, 각각의 전원 전압(Vcc, Vss)에 직렬 연결된 2개의 NMOS(Q1,Q2)로 이루어진 정전기 방지부(31)와, 전압 강하의 역할을 하는 저항(R)과, 저항과 일측이 연결되는 필드 트랜지스터(Q3) 및 CMOS로 이루어진 입력 버퍼부(32)를 포함한다. 이때, 정전기 방지부(31)의 제1NMOS(Q1)의 게이트와 드레인은 Vcc 라인에 연결되고, 제2NMOS(Q2)는 게이트와 소오스가 접속되어, Vss에 연결된다.
이와 같은 입력 정전기 방지 회로(30)는 정전기 방지부(31)에서, Vcc 라인이상의 정전기 유입시, 제1NMOS(Q1)이 턴온되어, Vcc 라인으로 유입된 정전기를 방전시키고, -Vss 전압 이하의 정전기 유입시에는 제2NMOS(Q2)가 턴온되어, 정전기를 방전한다. 또한 필드 트랜지스터(Q3)는 잔존하는 정전기를 제거하는 역할을 한다.
출력 정전기 방지 회로(40)는 입력 정전기 방지 회로부(30)와 달리, Vcc라인에 연결된 풀업 트랜지스터(P/U)와, Vss라인에 연결된 풀다운 트랜지스터(P/D)로 구성된다.
이때, 풀업 및 풀다운 트랜지스터(P/U, P/D)는 직렬 연결되어 있고, 각각의 트랜지스터의 게이트는 플로팅(floating)되어 있으며, 이들 트랜지스터는 일반적인 NMOS의 형태로 반도체 기판에 형성된다.
이와같은 출력 정전기 방지 회로부(40) 또한, Vcc전압 이상, 또는 Vss 전압 이하에서, 풀업 및 풀다운 디바이스가 바이폴라 동작을 하여 정전기를 외부로 유출시킨다.
그러나 상기와 같은 종래의 정전기 방지 회로 구조에서 I/O 핀(20)의 입력측에 구비된 입력 정전기 방지 회로는 정전기 회로부(31)와 필드 트랜지스터(Q3) 등에 의하여 정전기를 효과적으로 제거되고 있는 한편 출력측에 연결된 출력 정전기 방지 회로(40)는 풀업 및 풀다운 트랜지스터만으로 구성되어 정전기가 효과적으로 제거하지 못하게 된다.
이로 인하여 출력측에 구비된 풀업 및 풀다운 트랜지스터의 접합 영역 및 게이트 산화막이 파괴되어 반도체 디바이스의 신뢰성을 저하시키게 되는 문제점이 발생되었다.
따라서 본 발명의 목적은 I/O 핀에서 출력측에 발생되는 정전기를 효과적으로 분산시킬수 있는 반도체 소자의 정전기 방지 구조 및 그 제조방법을 제공하는 것이다.
제1도는 일반적인 반도체 디바이스의 정전기 방지회로를 개략적으로 나타낸 회로도
제2도는 본 발명의 출력측의 정전기 방지 회로를 개략적으로 나타낸 회로도
제3도은 본 발명의 반도체 소자의 정전기 방지 구조를 나타낸 단면도
제4a도 내지 제4d도는 본 발명의 반도체 소자의 정전기 방지 구조의 제조방법을 설명하기 위한 각 고정 순서별 단면도
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : P웰
4 : N웰 5 : 소자 분리막
6 : 게이트 산화막 7 : 게이트 전극
10 : 접합 영역 11 : 층간 절연막
12A : I/O핀 12B : 전원 라인
상기한 본 발명의 목적을 달성하기 위하여 본 발명은 제1전도 타입의 반도체 기판; 상기 반도체 기판내에 형성된 제1전도 타입의 제1웰; 상기 반도체 기판상의 소정 부분에 형성된 게이트 전극; 상기 게이트 전극 양측 기판 영역에 형성되는 제2전도 타입의 접합 영역; 게이트 전극이 형성된 반도체 기판 상부에 형성된 층간 절연막; 상기 접합 영역과 콘택되며 층간 절연막상에 형성되는 입출력 핀과, 전원 라인; 상기 접합 영역 하부에 소정의 깊이로 형성되는 제2전도 타입의 제2웰을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 소자의 정전기 방지 구조의 제조방법은 반도체 기판에 제1전도 타입의 제1웰을 형성하는 단계; 상기 제1웰이 형성된 소정 부분에 제2전도 타입의 제2웰을 형성하는 단계; 상기 제2웰 사이의 반도체 기판 상부에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 노출된 제2웰 영역내에 제2전도 타입의 접합 영역을 형성하는 단계; 반도체 기판 상부에 층간 절연막을 형성하는 단계; 상기 접합 영역이 노출되도록 층간 절연막을 식각하는 단계; 상기 노출된 접합 영역과 콘택되도록 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면 I/O 핀의 출력에 연결된 출력 정전기 방지 회로를 구성하는 풀업 및 풀다운 모스 트랜지스터의 접합 영역에 접합 영역과 동일한 불순물 웰을 소정 깊이 만큼 형성하여 접합 영역에 인가되는 필드를 분산시키고 정전기를 효과적으로 방전시킨다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2는 I/O 핀의 출력측에 연결된 출력 정전기 방지회로부를 나타낸 것이고 도3은 본 발명의 반도체 소자의 정전기 방지 구조를 나타낸 단면도이고 도4A 내지 도4D는 본 발명의 반도체 소자의 정전기 방지 구조의 제조방법을 설명하기 위한 도면으로서 종래와 동일한 부분에 대하여는 동일한 부호를 부여하도록 한다.
도2에 도시된 바와 같이 출력 정전기 방지 회로(40)는I/O 핀(20)의 출력측에 구비되고 그 구성은 직렬로 연결된 풀업 트랜지스터(P/U) 및 풀다운 트랜지스터(P/D)로 구성된다. 이때 풀업 및 풀다운 트랜지스터(P/U, P/D)는 모두 NMOS이고, 각 트랜지스터의 게이트 전극은 플로팅되어 있다.
본 발명에서는 풀업 및 풀다운 트랜지스터로 구성되는 출력 정전기 방지 회로의 정전기 방전 특성을 개선하기 위하여 풀업 및 풀다운 트랜지스터의 접합 영역(도면에서 j 영역)의 구조를 개선하였다.
이와같이 정전기를 방지하기 위한 구조는 도3에 도시된 바와 같이 적소에 소자 분리막이 형성되고 제1전도 타입 예를들어 P타입의 반도체 기판(1)내에는 이후에 형성될 풀업 디바이스와 풀다운 디바이스의 특성을 최적화하기 위하여 풀업 디바이스와 풀다운 디바이스가 형성될 전영역에 P웰(2)이 형성되어 있다.
게이트 전극(7)은 반도체 기판의 소정 부분 상부에 형성되어 있으며 접합 영역(10)은 게이트 전극 양측의 반도체 기판(1)에 형성되어 있다. 이때 게이트 전극(7)은 출력 정전기 방지 회로의 전류 구동 능력을 증대시키기 위하여 약 100내지 500 ㎛의 폭으로 형성되고 약 1 내지 2㎛ 정도의 길이를 갖는다. 여기서 접합 영역(10)은 N타입으로 형성되고 기판 표면에는 고농도의 불순물 영역이 형성되어 있고 그 하부에는 저농도 불순물이 형성되어 있다.
이 접합 영역(10)의 하단에는 접합 영역의 정전기 방전 특성을 개선하기 위하여 접합 영역과 동일한 불순물 타입의 N웰(4)이 형성된다. 이때 접합 영역의 폭은 N웰의 최소 디자인 룰보다 크며 N웰(4)의 깊이는 P웰(2)의 깊이보다 깊게 형성된다.
층간 절연막(11)은 게이트 전극을 포함하는 기판 상부에 형성되고 I/O 핀(12A)과 전원 라인(12B)은 접합 영역과 콘택되도록 층간 절연막(11) 상부에 형성된다.
이러한 구조를 갖는 정전기 방지 구조의 제조 방법은 도4A에 도시된 바와 같이 반도체 기판(1) 예를들어 P형의 반도체 기판에 NMOS 트랜지스터를 최적화하기 위하여 정전기 방지 구조가 형성될 전 영역에 P형의 불순물을 소정의 이온 주입에너지를 가지고 이온 주입한 다음 소정온도에서 열처리를 진행하여 P웰(2)이 형성된다. 이어서 P웰(2)이 형성된 반도체 기판(1) 상부에 본 발명에 따른 풀업 및 풀다운 트랜지스터의 접합 영역을 형성하기 위하여 N웰 형성용 마스크 패턴(3)이 공지의 포토리소그라피 공정에 의하여 형성된다. 그후 마스크 패턴(3)에 의하여 노출된 반도체 기판(1)에 N형의 불순물이 이온 주입된다. 여기서 W1은 N웰 마스크 사이의 폭이고 N웰을 형성하기 위한 이온 주입시 이온 주입 에너지는 상기 P웰을 형성하기 위한 이온 주입에너지 보다 큰 이온 주입 에너지 범위로 반도체 기판(1)내에 이온 주입된다.
그후 도4B에 도시된 바와 같이 반도체 기판(1)은 소정의 열 공정이 진행되어 N웰(4)이 형성된다. 이때 N웰(4)의 깊이는 P웰(2)의 깊이보다 깊게 형성되어 P웰(2)이 형성되지 않은 반도체 기판(1)의 소정 영역에까지 N웰(4)이 형성된다. 또한 N웰(4)의 폭(W2)은 이온 주입된 불순물이 측면 확산되므로 상기의 N웰 형성용 마스크 패턴(W1)의 폭보다 크다. 이어서 공지된 로코스 방식에 의하여 반도체 기판(1)의 적소에 소자 분리막(5)이 형성된다.
이어서 도4C에서와 같이 반도체 기판(1) 상부에는 게이트 산화막(6)과 게이트 전극(7)이 공지의 방식에 의하여 형성되고 게이트 전극(7) 양측의 노출된 N웰(5) 영역에는 저농도 불순물이 이온 주입된다. 그 후에 게이트 전극(7)의 양측벽에는 스페이서(9)가 형성되고 스페이서(9)의 양측의 저농도 불순물이 주입된 영역(8)에 고농도 불순물이 이온 주입되어 접합 영역(10)이 형성된다. 이때 접합 영역(10)의 폭은 N웰의 최소 디자인 룰보다 크게 형성됨이 바람직하다.
그런다음 도 4D에 도시된 바와 같이 결과물 상부에는 층간 절연막(11)이 고르게 증착되고 접합 영역(10)이 노출되도록 소정 부분 식각된다. 이어서 I/O 핀과 전원 라인(Vcc 또는 Vss)을 형성하기 위한 금속막이 증착된 후 소정 부분 식각되어 I/O 핀(12A)과 전원 라인(12B)이 형성된다.
여기서 N웰(4)은 별도의 N웰 형성공정없이 셀 영역 또는 주변 영역의 N웰 형성공정과 동시에 형성되고 본 발명의 접합 영역에 형성된 N웰(4)은 접합 영역의 P웰 농도를 감소시키므로서 접합 영역에 인가되는 전계를 분산시키게 되어 접합 영역의 손상을 줄이고 전원 라인(Vcc 또는 Vss)을통하여 정전기를 효과적으로 방전시키게 된다. 더불어 접합 영역에 접합 영역과 동일 타입의 불순물 웰을 형성하면 펀치 스루 전압을 낮추게 되는 효과가 발생된다.
이상에서 자세히 설명된 바와 같이 본 발명에 의하면 I/O 핀의 출력에 연결된 출력 정전기 방지 회로를 구성하는 풀업 및 풀다운 모스트랜지스터의 접합 영역에 접합 영역과 동일한 불순물 웰을 소정 깊이만큼 형성하여 접합 영역에 인가되는 필드를 분산시키고 정전기를 효과적으로 방전시킨다.
따라서 반도체 디바이스의 신뢰성이 개선된다.
기타 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (11)
- 제1전도 타입의 반도체 기판; 상기 반도체 기판내에 형성된 제1전도 타입의 제1웰; 상기 반도체 기판상의 소정 부분에 형성된 게이트 전극; 상기 게이트 전극 양측 기판 영역에 형성되는 제2전도 타입의 접합 영역; 게이트 전극이 형성된 반도체 기판 상부에 형성된 층간 절연막; 상기 접합 영역과 콘택되며 층간 절연막상에 형성되는 입출력핀과 전원라인; 상기 접합 영역 하부에 소정 깊이로 형성되는 제2전도 타입의 제2웰을 포함하며 상기 제2웰의 깊이는 제1웰의 깊이보다 깊은 것을 특징으로 하는 반도체 소자의 정전기 방지 구조.
- 제1항에 있어서 상기 제1전도 타입은 P형이고 제2전도 타입은 N형인 것을 특징으로 하는 반도체 소자의 정전기 방지 구조.
- 제1항에 있어서 상기 접합 영역의 폭은 제2전도 타입의 웰의 최소 디자인 룰 보다 큰 것을 특징으로 하는 반도체 소자의 정전기 방지 구조.
- 반도체 기판에 제1전도 타입의 제1웰을 형성하는 단계; 상기 제1웰이 형성된 소정 부분에 제2전도 타입의 제2웰을 형성하는 단계; 상기 제2웰 사이의 반도체 기판 상부에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 노출된 제2웰 영역내에 제2전도 타입의 접합 영역을 형성하는 단계; 반도체 기판 상부에 층간 절연막을 형성하는 단계; 상기 접합 영역이 노출되도록 층간 절연막을 식각하는 단계; 상기 접합 영역이 노출되도록 콘택되도록 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
- 제4항에 있어서 상기 제1전도 타입은 P형이고 제2전도 타입은 N형인 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
- 제4항에 있어서 상기 제1웰을 형성하는 단계는 반도체 기판상에 제1전도 타입의 불순물을 제1소정 에너지로 이온 주입하는 단계; 상기 불순물이 이온 주입된 반도체 기판을 열처리 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
- 제4항에 있어서 상기 제2전도 타입의 웰을 형성하는 단계는 상기 제1전도 타입의 웰이 형성된 반도체 기판 상부에 접합 영역의 예정 부분이 노출되도록 마스크 패턴을 형성하는 단계; 상기 노출된 부분에 제2전도 타입의 불순물을 제2소정의 에너지로 이온 주입하는 단계; 반도체 기판을 열처리 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
- 제6항 또는 제7항에 있어서 상기 제2웰을 형성하기 위한 제2소정 이온 주입 에너지가 제1웰을 형성하기 위한 제1소정 이온 주입 에너지 보다 큰 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
- 제4항 또는 제7항에 있어서 상기 마스크 패턴에 의하여 노출된 부분은 접합 영역의 폭보다 적은 폭을 갖는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
- 제4항에 있어서 상기 게이트 전극을 형성하는 단계는 제2웰이 형성된 반도체 기판 상부에 게이트 산화막과 폴리실콘막을 순차적으로 적층하는 단계; 상기 폴리실리콘막과 게이트 산화막을 상기 제2웰 사이에 존재하도록 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
- 제4항에 있어서 상기 접합 영역을 형성하는 단계는 게이트 전극 양측의 제2웰에 저농도 불순물을 이온 주입하는 단계; 상기 게이트 전극 양측벽에 소정의 폭을 갖는 스페이서를 형성하는 단계; 상기 스페이서 양측의 노출된 기판에 고농도 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
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Cited By (1)
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1996
- 1996-12-27 KR KR1019960072813A patent/KR100214860B1/ko not_active IP Right Cessation
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| KR100494343B1 (ko) * | 2000-12-27 | 2005-06-13 | 주식회사 하이닉스반도체 | 반도체 소자의 필드 트랜지스터 제조 방법 |
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