KR100766222B1 - 반도체 소자의 필드 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 필드 트랜지스터 제조 방법에 관한 것으로, 메모리 셀 영역 및 주변 회로 영역의 스페이서 식각(Spacer etch) 공정에 의해 필드 산화막의 식각 손상이 발생된 후 불순물 이온 주입 공정으로 필드 트랜지스터의 접합 영역을 형성하는 과정에서 식각 손상에 의해 접합 영역의 가장자리 부분이 비정상적으로 형성되는 것을 방지하기 위하여, HVN DDD 이온 주입으로 제 1 접합부를 형성한 후 스페이서 식각 공정이 실시되기 전에 메모리 셀의 소오스/드레인을 형성하기 위한 이온 주입 공정으로 필드 트랜지스터의 제 2 접합부를 형성하여 제 1 및 제 2 접합부로 이루어진 접합 영역을 스페이서 식각 공정에 의한 식각 손상이 발생되기 전에 미리 형성하므로써, 접합영역의 가장 자리 부분이 비정상적으로 형성되는 것을 방지하여 ESD 특성을 향상시킬 수 있는 반도체 소자의 필드 트랜지스터 제조 방법이 개시된다.
필드 트랜지스터, ESD
Description
도 1은 입력 핀에서 일반적으로 사용하는 ESD 보호 회로도.
도 2는 도 1의 필드 트랜지스터의 평면도.
도 3은 필드 트랜지스터의 단면도.
도 4a 및 도 4b는 필드 트랜지스터의 평면 SEM 사진.
도 5a 내지 도 5d는 본 발명에 따른 반도체 소자의 필드 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 6은 본 발명에 따른 반도체 소자의 필드 트랜지스터 제조 방법에 의해 제조된 필드 트랜지스터의 단면 TEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
11, 51 : 반도체 기판 12, 52 : 필드 산화막
12a : 필드 산화막의 식각 손상 13, 53 : 제 1 접합부
14, 54 : 제 2 접합부 134, 543 : 접합 영역
15 : 접합 영역의 가장자리 16, 56 : 층간 절연막
17, 57 : 콘택 플러그
본 발명은 반도체 소자의 필드 트랜지스터 제조 방법에 관한 것으로, 특히 ESD 특성을 향상시킬 수 있는 반도체 소자의 필드 트랜지스터 제조 방법에 관한 것이다.
메모리 소자의 집적회로에서 발생하는 불량 요인에는 여러 형태가 존재하지만, 전기적 현상에 의한 불량 요인에는 EOS와 ESD(Electrostatic Discharge)로 분류되며, ESD는 정전기의 발생 원인에 따라 HBM, MM 또는 CDM으로 분류된다. 그 중에서, ESD 현상은 정전기가 흐르면서 발생하는 현상으로, 정전기에 의해 발생된 전류는 트랜지스터의 가장 취약한 부분으로 집중되어 흐르기 때문에 정션(Junction)이나 콘택(Contact), 또는 게이트 산화막의 일부분이 녹아서(Melting) 불량이 발생된다.
메모리 소자에서는 입력 핀(Input pin)과 DQ 핀에 ESD 보호 회로(ESD Protection Circuit)를 설치하여 ESD 현상으로부터 내부 회로를 보호한다. 이러한 보호회로는 입력단의 전압을 일정하게 유지하며, 출력단의 전류를 일정하게 유지하여 외부의 정전기 충격으로부터 내부 회로를 보호한다.
도 1은 입력 핀(Input Pin)에서 일반적으로 사용하는 ESD 보호 회로이다. 그 구성을 살펴보면, 전원 단자(Vcc)와 접지 단자(Vss) 사이에 DQ 패드와 연결되도록 풀 업(Pull-up) 트랜지스터인 제 1 필드 트랜지스터(F11)와 풀 다운(Pull-down) 트랜지스터인 제 2 필드 트랜지스터(F12)가 접속되어 I/O 드라이버(I/O Driver)가 구성된다. 그리고, 디퓨전(Diffusion) 저항(R)을 통해 내부 회로로 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)로 구성된 입력 버퍼가 접속된다. 상기와 같이, 메모리 부분에서 입력 핀에 사용되는 보호 회로의 트랜지스터는 필드 트랜지스터(Field transistor; F11 및 F12)가 사용된다. ESD 입력 보호 회로에서 필드 트랜지스터의 설계 구조(Design)는 매우 중요하다.
HBM에 있어서, ESD 입력 보호 회로의 필드 트랜지스터는 가장 자리(Edge) 부분(Acive와 FOX가 접하는 부분)에서 전류가 흐르고, 전류 또는 전계가 집중(Crowding)되는 현상도 이 부분에서 발생한다. MM의 경우는, HBM에 비해 전류의 양도 더 많고, 콘택 하단의 정션으로 전류가 많이 흐른다. 그러므로, 전류 집중(Current crowding)으로 인한 ESD 불량(Failure)이 발생하는 것을 방지하기 위하여, 트랜지스터를 적절한 구조로 설계하여야 한다.
0.35㎛ 플래쉬 메모리 소자에서는 도 2에 도시된 바와 같은 필드 트랜지스터를 사용하고 있으며, ESD 정션(ESD Junction)은 DDD(Double Dopped Drain) 형태로 형성된다. 일반적으로, ESD에는 DDD 정션보다 LDD(Lightly Dopped Drain) 정션이 더 효과적이나, 플래시 메모리 셀에서는 게이트 산화막(Gate Oxide) 두께를 고려할 때 DDD 정션이 LDD 정션보다 효과적이다. 또한, 입력 핀에 12.5V의 고전압이 인가 되는 경우에는 DDD 정션을 사용한다. 그러나, DDD 정션은 LDD 정션에 비해 높은 정션 브레이크 다운 전압(Junction Breakdown Voltage)을 가지기 때문에 ESD 전류가 빠지기 어렵고, 전류 집중(Current Crowding) 현상으로 전류가 한 곳으로 집중되어 ESD 특성에 더 취약하다.
도 3을 참조하면, 필드 트랜지스터는 필드 산화막(12)과 불순물 영역인 접합 영역(134)으로 이루어진다. 필드 산화막(12)은 소자 형성 영역을 확정하기 위한 소자 분리막 형성 공정에 의해 형성된다. 접합 영역(134)은 제 1 접합부(13)와 제 2 접합부(14)로 나뉘어지는데, 제 1 접합부(13)는 HVN DDD 이온 주입 공정에 의해 형성되며, 제 2 접합부(14)는 N+ 이온 주입 공정에 의해 형성된다. 필드 트랜지스터가 제조된 후에는, 전체 상부에 층간 절연막(16)을 형성하고 소정 영역을 식각하여 콘택홀을 형성한 후 콘택홀에 전도성 물질을 매립하여 콘택 플러그(17)를 형성한다.
상기의 공정 단계에서, 제 2 접합부(14)를 형성하기 전에 메모리 셀 영역 및 주변 회로 영역(도시되지 않음)에서 스페이서 식각(Spacer etch) 공정이 실시된다. 스페이서 식각 공정을 실시하는 과정에서, 필드 트랜지스터의 필드 산화막(12)이 식각 손상(12a)을 받는다. 스페이서 식각 공정에 의하여 필드 산화막(12)에 식각 손상이 과도하게 발생되면, 도 4a 및 도 4b에 도시한 바와 같이, N+ 이온 주입 공정을 실시하는 과정에서 접합 영역(134)의 가장 자리(Junction edge; 15) 부분이 비정상적으로 형성되고, 콘택 플러그(17)의 불량이 발생되어 ESD 테스트에서 불량이 발생된다.
비정상적으로 형성된 접합 영역(134)에 의해, ESD 스트레스(ESD Stress) 후 바이어스가 약 13V에서 약 12V로 쉬프트(Shift)되어 12.5V의 고전압이 인가도는 핀(Pin)들도 불량이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 스페이서 식각(Spacer etch) 공정이 실시되기 전에 메모리 셀의 소오스/드레인을 형성하기 위한 이온 주입 공정으로 필드 트랜지스터의 제 2 접합부까지 미리 형성하므로써 스페이서 식각 공정에 의해 접합영역의 가장 자리 부분이 비정상적으로 형성되는 것을 방지하여 ESD 특성을 향상시킬 수 있는 반도체 소자의 필드 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 필드 트랜지스터 제조 방법은 메모리 셀 영역과 주변 회로 영역으로 이루어진 반도체 기판에 필드 산화막을 형성하는 단계, 주변 회로 영역의 필드 산화막과 인접되는 소정 영역에 제 1 이온 주입 공정으로 제 1 접합부를 형성하는 단계 및 메모리 셀 영역에 게이트 스페이서를 형성하기 위한 스페이서 식각 공정을 실시하기 전에 메모리 셀 영역의 드레인/소오스를 형성하기 위한 제 2 이온 주입 공정으로 주변 회로 영역의 상기 제 1 접합부가 형성된 영역에 제 1 접합부보다 낮은 깊이에 제 2 접합부를 형성하여 제 1 접합부 및 제 2 접 합부로 이루어진 접합 영역을 형성하는 단계로 이루어지는 것을 특징으로 한다.
제 1 이온 주입 공정은 HVN DDD 이온 주입 공정으로써, 60 내지 80KeV의 이온 주입 에너지로 4E13 내지 6E13 ions/cm3의 p타입 불순물을 주입한다. 이때, p타입 불순물로는 인을 사용한다.
제 2 이온 주입 공정은 30 내지 40KeV의 이온 주입 에너지로 3E13 내지 5E15 ions/cm3의 p타입 불순물을 주입한다. 이때, p타입 불순물로는 비소를 사용한다.
제 2 이온 주입 공정은 메모리 셀 영역의 소오스/드레인 영역, 주변 회로 영역의 소오스/드레인 영역 및 접합 영역이 노출되는 마스크를 이온 주입 마스크로 사용하여 주변 회로 영역의 트랜지스터의 소오스/드레인을 동시에 형성할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 5a 내지 도 5d는 본 발명에 따른 반도체 소자의 필드 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 5a를 참조하면, 반도체 기판(51)의 소정 영역에 필드 산화막(52)을 형성한다.
필드 산화막(52)은 반도체 기판(51)을 소정 깊이까지 식각하여 트랜치를 형성한 후 절연물을 매립하여 형성하는 트랜치형으로 형성되거나, 열산화 공정에 의 해 형성된다.
일반적으로, 반도체 기판(51)은 소자 형성 영역과 소자 분리 영역으로 나뉜다. 일반적으로, 소자 형성 영역을 크게 2개의 영역으로 구분하면 메모리 셀 영역과 주변 회로 영역으로 구분된다. 메모리 셀 영역(도시되지 않음)에는 플래시 메모리 셀이 형성되며, 주변 회로 영역에는 필드 트랜지스터, 고전압 트랜지스터, 저전압 트랜지스터 또는 커패시터 등이 형성된다. 필드 산화막(52)은 메모리 셀 영역과 주변 회로 영역에 동시에 형성되며, 필드 산화막(52)이 형성되므로 인하여 소자 형성 영역이 확정된다.
도 5b를 참조하면, 필드 산화막(52)과 인접한 소정의 영역에 1차 이온 주입 공정으로 제 1 접합부(53)를 형성한다.
1차 이온 주입 공정은 HNV DDD 이온 주입 공정으로써, 60 내지 80KeV의 이온 주입 에너지로 4E13 내지 6E13 ions/cm3의 p타입 불순물을 반도체 기판(51)이온 주입하는 것에 의해 이루어진다. 이상적인 HNV DDD 이온 주입 공정은 80KeV의 이온 주입 에너지로 5E13ions/cm3의 인(Phosphorus; P)을 반도체 기판(51)으로 이온 주입하는 것에 의해 이루어진다.
1차 이온 주입 공정은 메모리 셀 영역(도시되지 않음)에 터널 산화막, 플로팅 게이트용 폴리실리콘층, 유전체막, 콘트롤 게이트용 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막이 순차적으로 형성된 후 콘트롤 게이트 마스크를 식각 마스크로 하는 식각 공정으로 상기의 모든 층을 패터닝을 하여 게이트 구조가 형성된 후에 필드 트랜지스터의 접합 영역에만 실시된다.
1차 이온 주입 공정은 메모리 셀 영역이나 필드 트랜지스터가 형성되는 영역을 제외한 주변 회로 영역에는 적용되지 않으므로, 필드 트랜지스터가 형성되는 영역 이외의 영역에는 이온 주입 방지막(도시되지 않음)이 형성된다.
도 5c를 참조하면, 2차 이온 주입 공정으로 제 1 접합부(53)와 동일한 영역에 제 2 접합부(54)를 형성하되, 1차 이온 주입 공정보다 낮은 이온 주입 에너지로 2차 이온 주입 공정을 실시하여 제 1 접합부(53)보다 낮은 깊이로 제 2 접합부(54)를 형성한다. 제 2 접합부(54)가 형성되어 제 1 및 제 2 접합부(53 및 54)로 이루어진 필드 트랜지스터의 접합 영역(543)이 형성된다. 이로써, 필드 산화막(52) 및 접합 영역(543)으로 이루어진 필드 트랜지스터가 제조된다.
2차 이온 주입 공정은 메모리 셀 영역의 소오스/드레인을 형성하기 위한 이온 주입 공정과 동일한 이온 주입 공정으로써, 30 내지 40KeV의 이온 주입 에너지로 3E13 내지 5E15 ions/cm3의 p타입 불순물을 반도체 기판(51)이온 주입하는 것에 의해 이루어진다. 이상적인, 2차 이온 주입 공정은 40KeV의 이온 주입 에너지로 4E15ions/cm3의 비소(Arsenium; As)를 반도체 기판(51)으로 이온 주입하는 것에 의해 이루어진다.
2차 이온 주입 공정은 메모리 셀 영역(도시되지 않음)에서 플래시 메모리 셀의 소오스/드레인을 형성하기 위하여 실시되는 이온 주입 공정에 의해 동시에 이루어진다. 다시 말해, 메모리 셀 영역의 소오스/드레인을 형성하기 위한 이온 주입 공정시 필드 트랜지스터의 접합 영역(543)이 노출되는 소오스/드레인 마스크(도시되지 않음)를 반도체 기판(51) 상에 형성하므로써, 메모리 셀 영역에서의 소오스/드레인 영역 및 필드 트랜지스터의 접합 영역이 동시에 노출되도록 하여, 플래시 메모리 셀의 소오스/드레인을 형성하기 위한 이온 주입 공정으로 필드 트랜지스터의 제 2 접합부(54)까지 형성한다.
이때, 필드 트랜지스터의 접합 영역(543)만 노출되는 소오스/드레인 마스크 대신에, 필드 트랜지스터의 접합 영역(543) 뿐만 아니라 주변 회로 영역에 형성되는 트랜지스터의 소오스/드레인 영역까지 노출시키는 소오스/드레인 마스크를 형성한 후 2차 이온 주입 공정을 실시하므로써, 메모리 셀의 소오스/드레인, 필드 트랜지스터의 접합 영역(543) 및 주변 회로 영역에 형성되는 트랜지스터의 소오스/드레인을 동시에 형성할 수도 있다.
도 5d를 참조하면, 전체 상부에 층간 절연막(56)을 형성하고, 접합 영역(543)이 노출되도록 층간 절연막에 콘택홀을 형성한 후 전도성 물질을 매립하여 콘택 플러그(57)를 형성한다.
도면에서는 도시하고 있지 않지만, 층간 절연막(56)을 형성하기 전에 전체 상부에 절연물을 형성한 후 스페이서 식각을 실시하여 게이트(메모리 셀의 게이트 또는 주변 트랜지스터의 게이트) 측벽에 스페이서를 형성한다. 종래에는 스페이서 식각을 실시하여 필드 산화막의 식각 손상이 발생한 상태에서 2차 불순물 이온 주입으로 제 2 접합부를 형성하므로써 접합 영역의 가장자리 부분(55)에서 접합부가 비정상적으로 형성되어 소자의 불량이 발생한다. 그러나, 도 6을 참조하면, 본 발명에서는 스페이서 식각을 실시하기 전에 접합 영역(543)이 완전히 형성되므로, 스페이서 식각 공정 후 필드 산화막(52)에 식각 손상이 발생하여도 접합 영역(543)의 프로파일에는 영향을 주지 않는다.
상술한 바와 같이, 본 발명은 필드 트랜지스터의 접합 영역을 형성한 후에 스페이서 식각을 진행하므로써, 필드 트랜지스터의 접합 영역 가장 자리 프로파일을 개선하여 ESD 특성을 향상시키는 효과가 있다.
Claims (17)
- 메모리 셀 영역과 주변 회로 영역으로 이루어진 반도체 기판의 상기 주변 회로 영역에 필드 산화막 및 접합 영역으로 이루어진 필드 트랜지스터를 제조하는 방법에 있어서,필드 산화막을 형성한 후, 상기 메모리 셀 영역 및 주변 회로 영역에 형성된 메모리 셀 및 트랜지스터의 게이트의 측벽에 스페이서를 형성하기 전에 HVN DDD 이온 주입 공정 및 상기 메모리 셀 영역의 소오스/드레인 형성을 위한 이온 주입 공정으로 상기 접합 영역을 먼저 형성하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 HVN DDD 이온 주입 공정은 60 내지 80KeV의 이온 주입 에너지로 4E13 내지 6E13 ions/cm3의 p타입 불순물을 주입하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 p타입 불순물로는 인을 사용하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 형성을 위한 이온 주입 공정은 30 내지 40KeV의 이온 주입 에너지로 3E13 내지 5E15 ions/cm3의 p타입 불순물을 주입하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 p타입 불순물로는 비소를 사용하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 형성을 위한 이온 주입 공정은 상기 메모리 셀 영역의 소오스/드레인 영역, 상기 주변 회로 영역의 소오스/드레인 영역 및 상기 접합 영역이 노출되는 마스크를 이온 주입 마스크로 사용하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 형성을 위한 이온 주입 공정에 의해 상기 주변 회로 영역의 트랜지스터의 소오스/드레인도 동시에 형성되는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 메모리 셀 영역과 주변 회로 영역으로 이루어진 반도체 기판에 필드 산화막을 형성하는 단계;상기 주변 회로 영역의 상기 필드 산화막과 인접되는 소정 영역에 제 1 이온 주입 공정으로 제 1 접합부를 형성하는 단계;상기 메모리 셀 영역에 게이트 스페이서를 형성하기 위한 스페이서 식각 공정을 실시하기 전에 상기 메모리 셀 영역의 드레인/소오스를 형성하기 위한 제 2 이온 주입 공정으로 상기 주변 회로 영역의 상기 제 1 접합부가 형성된 영역에 상기 제 1 접합부보다 낮은 깊이에 제 2 접합부를 형성하여 제 1 접합부 및 제 2 접합부로 이루어진 접합 영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 8 항에 있어서,상기 제 1 이온 주입 공정은 HVN DDD 이온 주입 공정으로써, 60 내지 80KeV의 이온 주입 에너지로 4E13 내지 6E13 ions/cm3의 p타입 불순물을 주입하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 9 항에 있어서,상기 p타입 불순물로는 인을 사용하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 8 항에 있어서,상기 제 2 이온 주입 공정은 30 내지 40KeV의 이온 주입 에너지로 3E13 내지 5E15 ions/cm3의 p타입 불순물을 주입하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 11 항에 있어서,상기 p타입 불순물로는 비소를 사용하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 메모리 셀 영역과 주변 회로 영역으로 이루어진 반도체 기판에 필드 산화막을 형성하는 단계;상기 주변 회로 영역의 상기 필드 산화막과 인접되는 소정 영역에 제 1 이온 주입 공정으로 제 1 접합부를 형성하는 단계;상기 메모리 셀 영역에 게이트 스페이서를 형성하기 위한 스페이서 식각 공정을 실시하기 전에 상기 메모리 셀 영역의 드레인/소오스를 형성하기 위한 제 2 이온 주입 공정으로 상기 주변 회로 영역의 트랜지스터의 소오스/드레인을 형성함과 동시에 상기 주변 회로 영역의 상기 제 1 접합부가 형성된 영역에 상기 제 1 접합부보다 낮은 깊이에 제 2 접합부를 형성하여 제 1 접합부 및 제 2 접합부로 이루어진 접합 영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 13 항에 있어서,상기 제 1 이온 주입 공정은 HVN DDD 이온 주입 공정으로써, 60 내지 80KeV 의 이온 주입 에너지로 4E13 내지 6E13 ions/cm3의 p타입 불순물을 주입하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 14 항에 있어서,상기 p타입 불순물로는 인을 사용하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 13 항에 있어서,상기 제 2 이온 주입 공정은 30 내지 40KeV의 이온 주입 에너지로 3E13 내지 5E15 ions/cm3의 p타입 불순물을 주입하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
- 제 16 항에 있어서,상기 p타입 불순물로는 비소를 사용하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 제조 방법.
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| JPS61253849A (ja) * | 1985-05-02 | 1986-11-11 | Seiko Epson Corp | 半導体装置 |
| JPH07147382A (ja) * | 1993-11-25 | 1995-06-06 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| KR19990004908A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 반도체 장치 제조방법 |
| US5885875A (en) * | 1996-09-23 | 1999-03-23 | United Microelectronics Corporation | Low voltage electro-static discharge protective device and method of fabricating the same |
-
2001
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