CN113192948A - 半导体器件 - Google Patents
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Abstract
本发明提供了一种半导体器件，包括基底，具有第一区域和第二区域，所述第一区域位于相邻的两个所述第二区域之间；两个子漏区，位于所述基底的第一区域内；dummy结构，位于相邻两个所述子漏区之间的所述基底上；源区，位于所述基底的第二区域内；栅极结构，位于所述第一区域和第二区域之间的所述基底上；本发明通过所述dummy结构来提高器件的ESD能力，且无需现有技术的SAB光罩也不需引入新的工艺流程，能够直接在制造工艺中同步形成所述dummy结构，以降低器件的制造成本。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件。
背景技术
随着半导体器件技术不断进入亚微米、深亚微米，静电释放保护器件可靠性变得越来越重要。由于静电放电(Electro-Static-Discharge，ESD)导致放电电流在器件内流过而产生局部发热或电场集中，在器件中易发生静电损伤，导致IC器件失效；在器件某一引出端对地短路，则在放电瞬间产生电流脉冲，大电流产生的焦耳热导致器件局部金属化熔化或芯片出现热斑以致诱发二次击穿等；在器件与地不接触，没有直接对地的放电通路，而是将存储电荷传到器件，放电瞬间产生过电压，导致器件击穿。大部分的ESD电流来自电路外部，因此ESD保护电路一般设计在PAD旁，I/O电路内部(典型的I/O电路由输出驱动outputdriver和输入接收器Inputreceiver两部分组成)，ESD通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。因此，为了防止由于ESD造成的破坏，一般在外部连接PAD与内部电路区域之间设置ESD保护元件。
在现有技术中，为了克服轻掺杂漏区(Lightly Doped Drain，LDD)结构带来的静电释放保护能力下降的问题，通常是静电释放离子注入(ESD implant)技术配合硅化物挡板(Salicide blocking，SAB)工艺，使用SAB技术来提高漏区压仓电阻，以提高器件的电流泄放能力，让电流均匀的在硅片体内流动，而ESD器件需要SAB光罩来提高器件的ESD保护能力，而SAB光罩成本较高，而减少掩膜可以降低制造成本，特别对于纳米级集成电路设计和制造尤其重要。
发明内容
本发明的目的在于提供一种半导体器件，提高了器件的ESD能力且降低器件的制造成本。
为了达到上述目的，本发明提供了一种半导体器件，包括：
基底，具有第一区域和第二区域，所述第一区域位于相邻的两个所述第二区域之间；
两个子漏区，位于所述基底的第一区域内；
dummy结构，位于相邻两个所述子漏区之间的所述基底上；
源区，位于所述基底的第二区域内；
栅极结构，位于所述第一区域和第二区域之间的所述基底上。
可选的，所述dummy结构为FLASH结构。
可选的，所述FLASH结构包括字线栅多晶硅层，所述字线栅多晶硅层作为漏极引出端。
可选的，还包括第一阱区和第二阱区，所述第一阱区位于相邻的两个所述第二阱区之间，所述第一阱区位于所述基底的第一区域中，所述第一阱区与所述第二阱区的交界处位于两个所述子漏区的外边缘与内边缘之间。
可选的，所述栅极结构位于每个所述第二阱区上，所述源区位于所述第二阱区中，所述dummy结构位于所述第一阱区上。
可选的，所述dummy结构的宽度等于两个所述子漏区之间的距离。
可选的，所述第一阱区具有第一导电类型，所述第二阱区具有第二导电类型，所述源区及所述子漏区均具有所述第一导电类型。
可选的，所述第一导电类型及所述第二导电类型中一个为N型，另一个为P型。
可选的，还包括轻掺杂区，所述轻掺杂区位于所述子漏区及所述源区的表面。
可选的，在所述源区及所述子漏区的表面均形成有金属硅化物层。
在本发明提供的一种半导体器件中，包括基底、两个子漏区、dummy结构、源区及栅极结构；其中所述基底具有第一区域和第二区域，所述第一区域位于相邻的两个所述第二区域之间；两个所述子漏区均位于所述基底的第一区域内；所述dummy结构位于相邻两个所述子漏区之间的所述基底上；所述源区位于所述基底的第二区域内；所述栅极结构位于所述第一区域和第二区域之间的所述基底上。本发明通过所述dummy结构将两个所述子漏区隔开，所述dummy结构增加了漏极电阻，外部接入的高电压不会直接作用到所述栅极结构上，而是作用在所述dummy结构上，防止高电压导致器件出现电击穿，提高了器件的ESD能力；并且无需现有技术的SAB光罩也不需引入新的工艺流程，能够直接在工艺中同步形成所述dummy结构，以降低器件的制造成本。
附图说明
图1为本发明一实施例提供的半导体器件的结构示意图；
其中，附图标记为：
10-基底；11-第一阱区；12-第二阱区；20-第一区域；30-第二区域；21-子漏区；22-dummy结构；23-漏极引出端；31-源区；40-栅极结构；50-轻掺杂区；60-金属硅化物层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本实施例提供的半导体器件的结构示意图。本实施例提供一种半导体器件，通过所述dummy结构来提高器件的ESD能力，且无需现有技术的SAB光罩也不需引入新的工艺流程，能够直接在制造工艺中同步形成所述dummy结构，以降低器件的制造成本。请参考图1，所述半导体器件包括基底10、两个子漏区21、dummy结构22、源区31及栅极结构40。
其中所述基底10具有第一区域20和第二区域30，所述第一区域20位于相邻的两个所述第二区域30之间。所述基底10具有第二导电类型，所述基底10的材质包括硅、锗、镓、氮或碳中的一种或多种。第一阱区11及第二阱区12均位于所述基底10中，所述第一阱区11位于相邻的两个所述第二阱区12之间，其中所述第一阱区11位于所述基底10的第一区域20中，所述第一阱区11与所述第二阱区12的交界处位于两个所述子漏区21的外边缘与内边缘之间。当所述第一阱区11的横向宽度等于所述第一区域20的宽度，则所述第一阱区11与所述第二阱区12的交界处均位于两个所述子漏区21的外边缘处；当所述第一阱区11的横向宽度小于所述第一区域20的宽度，则所述第一阱区11与所述第二阱区12的交界处位于两个所述子漏区21的外边缘与内边缘间，其中所述第一阱区11具有第一导电类型，所述第二阱区12具有第二导电类型。
在本实施例中，由于制造工艺形成的步骤是先形成所述dummy结构22，再对所述基底10进行离子注入形成所述第一阱区11，而所述dummy结构22的存在会影响离子注入的深度，导致所述dummy结构22正下方对应的第一阱区11的深度小于所述子漏区21正下方对应的第一阱区11的深度，所述第一阱区11的结构不影响本发明实现的技术效果，与制造工艺步骤相关。
两个所述子漏区21位于所述基底10的第一区域20内，所述dummy结构22位于相邻两个所述子漏区21之间的所述基底10上。具体是所述子漏区21至少位于所述第一阱区11中，所述dummy结构22位于所述第一阱区11上。在本实施例中，所述dummy结构22为FLASH结构，所述FLASH结构中包括字线栅多晶硅层，以所述字线栅多晶硅层作为漏极引出端23，由于漏极引出端23的材质为多晶硅，多晶硅能够增加漏极的电阻，更好的释放静电电流。所述FLASH结构中漏极引出端23两侧均为浮栅和控制栅结构，其中浮栅和控制栅结构不进行电连接，而是起到隔离的作用，分别将所述漏极引出端23和两个所述子漏区21隔离分开，避免从漏极引出端23接入的高电压直接作用于栅极结构40，防止高电压对器件造成电击穿。这里对所述FLASH结构不再做详细地说明，本领域技术人员可根据实际情况相应配置。在本实施例中，无需现有技术的SAB光罩也不需要引入新的工艺流程，所述dummy结构22可在FLASH结构制备工艺中同步形成，如在所述基底10的其它区域需制备FLASH结构时，同步形成所述dummy结构22，减少光罩以降低器件的制造成本。
进一步地，在所述第一阱区11及所述第二阱区12中形成有轻掺杂区50，所述轻掺杂区50位于所述源区31及所述子漏区21的表面；进而，在所述源区31及所述子漏区21的表面均形成有金属硅化物层60，后续工艺在所述金属硅化物层60上形成电连接件。
所述源区31位于所述基底10的第二区域12内，具体是所述源区31位于所述第二阱区12中。所述源区31及所述子漏区21均具有所述第一导电类型。所述第一导电类型及所述第二导电类型中一个为N型，另一个为P型，即若所述第一导电类型为N型，则所述第二导电类型为P型；若所述第一导电类型为P型，则所述第二导电类型为N型。
在本实施例中，所述dummy结构22的宽度等于两个所述子漏区21之间的距离(S3)。所述第一阱区11的宽度(S1)小于或等于两个所述子漏区21的外边缘之间的距离(S2)，且大于或等于两个所述子漏区21之间的距离(S3)即两个所述子漏区21的内边缘之间的距离。当所述第一阱区11的宽度(S1)等于两个所述子漏区21的外边缘之间的距离(S2)，则两个所述子漏区21均位于所述第一阱区11中；当所述第一阱区11的宽度(S1)小于两个所述子漏区21的外边缘之间的距离(S2)且大于两个所述子漏区21之间的距离(S3)，则两个所述子漏区21均位于所述第一阱区11和所述第二阱区12中，即两个所述子漏区21均位于所述第一阱区11和所述第二阱区12的交界处；当所述第一阱区11的宽度(S1)等于两个所述子漏区21之间的距离(S3)，则两个所述子漏区21均位于所述第二阱区12中。
所述栅极结构40位于所述第一区域20和所述第二区域30之间的所述基底10上，具体是所述栅极结构40位于每个所述第二阱区12上。本实施例中，通过所述dummy结构22将两个所述子漏区21隔开，所述dummy结构22能够增加漏极电阻，当所述dummy结构22接入高电压时，接入的高电压不会直接作用到所述栅极结构40上，而是作用在所述dummy结构22上，防止高电压导致器件出现电击穿，提高了器件的ESD能力。并且，所述漏极引出端23的材质为多晶硅，多晶硅能够进一步提高漏极电阻，由所述漏极引出端23接入的高电压会先作用到所述dummy结构22上，再作用到所述第一阱区11，能够提高器件的电流泄放能力，使静电电流释放，进一步提高器件的ESD能力。
综上，在本发明提供的一种半导体器件中，包括基底、两个子漏区、dummy结构、源区及栅极结构；其中所述基底具有第一区域和第二区域，所述第一区域位于相邻的两个所述第二区域之间；两个所述子漏区均位于所述基底的第一区域内；所述dummy结构位于相邻两个所述子漏区之间的所述基底上；所述源区位于所述基底的第二区域内；所述栅极结构位于所述第一区域和第二区域之间的所述基底上。本发明通过所述dummy结构将两个所述子漏区隔开，所述dummy结构能够增加漏极电阻，当所述dummy结构接入高电压时，高电压不会直接作用到所述栅极结构上，而是作用在所述dummy结构上，防止高电压导致器件出现电击穿，提高了器件的ESD能力；另外，本发明无需现有技术的SAB光罩也不需引入新的工艺流程，能够直接在工艺中同步形成所述dummy结构，减少光罩以降低器件的制造成本。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种半导体器件，其特征在于，包括：
基底，具有第一区域和第二区域，所述第一区域位于相邻的两个所述第二区域之间；
两个子漏区，位于所述基底的第一区域内；
dummy结构，位于相邻两个所述子漏区之间的所述基底上；
源区，位于所述基底的第二区域内；
栅极结构，位于所述第一区域和第二区域之间的所述基底上。
2.如权利要求1所述的半导体器件，其特征在于，所述dummy结构为FLASH结构。
3.如权利要求2所述的半导体器件，其特征在于，所述FLASH结构包括字线栅多晶硅层，所述字线栅多晶硅层作为漏极引出端。
4.如权利要求1所述的半导体器件，其特征在于，还包括第一阱区和第二阱区，所述第一阱区位于相邻的两个所述第二阱区之间，所述第一阱区位于所述基底的第一区域中，所述第一阱区与所述第二阱区的交界处位于两个所述子漏区的外边缘与内边缘之间。
5.如权利要求4所述的半导体器件，其特征在于，所述栅极结构位于每个所述第二阱区上，所述源区位于所述第二阱区中，所述dummy结构位于所述第一阱区上。
6.如权利要求5所述的半导体器件，其特征在于，所述dummy结构的宽度等于两个所述子漏区之间的距离。
7.如权利要求4所述的半导体器件，其特征在于，所述第一阱区具有第一导电类型，所述第二阱区具有第二导电类型，所述源区及所述子漏区均具有所述第一导电类型。
8.如权利要求7所述的半导体器件，其特征在于，所述第一导电类型及所述第二导电类型中一个为N型，另一个为P型。
9.如权利要求1所述的半导体器件，其特征在于，还包括轻掺杂区，所述轻掺杂区位于所述子漏区及所述源区的表面。
10.如权利要求1所述的半导体器件，其特征在于，在所述源区及所述子漏区的表面均形成有金属硅化物层。
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Legal Events
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| GR01 | Patent grant | ||
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