CN112490240B - 一种用于esd防护电路的栅极接地场效应管及其制作方法 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 230000015556 catabolic process Effects 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000003071 parasitic effect Effects 0.000 claims abstract description 10
- 230000001960 triggered effect Effects 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 19
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 230000000903 blocking effect Effects 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 8
- 239000000969 carrier Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000002441 reversible effect Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
本发明提出了一种用于ESD防护电路的栅极接地场效应管，包括衬底；形成于衬底上的阱区；位于阱区上的栅极，位于阱区内的源端和漏端，所述源端和漏端位于所述栅极的两侧；其中，所述漏端包括N型重掺区和P型重掺区，所述N型重掺区上连接有漏极，所述N型重掺区与所述P型重掺区构成齐纳二极管，当ESD电流从所述漏极涌入时，所述齐纳二极管发生齐纳击穿，使得所述N型重掺区和所述P型重掺区形成的结区中产生辅助载流子，该辅助载流子使得阱电阻上产生的压降更快达到0.7V，更早触发寄生NPN三极管开启泄放ESD电流。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种用于ESD防护电路的栅极接地场效应管及其制作方法。
背景技术
静电放电(ESD：Electrostatic Discharge)，应该是造成所有电子元器件或集成电路系统造成过度电应力(EOS：Electrical Over Stress)破坏的主要元凶。因为静电通常瞬间电压非常高(＞几千伏)，所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。据美国国家半导体公司(National-Semiconductor)数据统计表明，现今集成电路失效产品中的38％是由ESD/EOS所引起的。
在传统设计中，栅极接地场效应管(GGNMOS)经常作为ESD防护器件来使用，其可以兼容绝大部分CMOS工艺。现有技术中，各个引脚均会使用栅极接地的场效应管(GGNMOS)进行ESD防护，主要利用漏端的N+/P-Well结发生雪崩击穿，随后雪崩击穿的电流在阱电阻上产生的压降使得寄生NPN三极管开启并泄放ESD电流。伴随着CMOS工艺器件特征尺寸的不断减小，集成电路产品的性能不断提升，栅氧厚度越来越薄，使得栅氧击穿电压BV(BreakdownVoltage) 显著降低，这就直接导致ESD设计窗口上限减小。传统的GGNMOS触发电压主要由N+/P-Well结雪崩击穿电压决定，其触发电压仍然相对较高。
请参见图1和图2，是传统的用于ESD防护的GGNMOS管。如图2器件版图所示，该GGNMOS器件形成于P型半导体硅衬底10’上，其具有栅极(Gate)14’和位于栅极两侧的N型掺杂的源端(Source)11和漏端(Drain)12’，以及体端13’。该漏端12’接到I/O端口(Anode)，栅极14’、源端11’以及体端13’连接到地 (Cathode)，漏端12’接触孔到多晶硅栅之间覆盖硅化物阻挡层15’(Saliside Block， SAB，图中虚线所示)。当被防护内部电路处于正常工作状态时，由于GGNMOS 的栅极接地，I/O上的电压不足以使漏端N+注入区与P-Well形成的反向PN结发生雪崩击穿，因此GGNMOS属于关断状态。当GGNMOS的阳极受到正向ESD 应力时，漏端的电压升高，直至漏端的N+/P-Well结发生雪崩击穿，随后雪崩击穿的电流在阱电阻上产生的压降使得寄生NPN三极管开启并泄放ESD电流。伴随着CMOS工艺器件特征尺寸的不断减小，集成电路产品的性能不断提升，栅氧厚度越来越薄，使得栅氧击穿电压BV(BreakdownVoltage)显著降低，这就直接导致ESD设计窗口上限减小。传统的GGNMOS触发电压主要由N+/P-Well结雪崩击穿电压决定，其触发电压仍然相对较高。因此器件很容易在开启泄流之前发生栅极被击穿的问题。
发明内容
有鉴于此，本发明的目的在于提出一用于ESD防护电路的栅极接地场效应管。通过减小管子内部击穿电压(触发电压)，使得管子在开启ESD泄流时，确保栅极不被击穿烧毁，依次提高栅极接地场效应管的ESD防护能力。
根据本发明的目的提出的一种用于ESD防护电路的栅极接地场效应管，包括
衬底；
形成于衬底上的阱区；
位于阱区上的栅极，位于阱区内的源端和漏端，所述源端和漏端位于所述栅极的两侧；
其中，所述漏端包括N型重掺区和P型重掺区，所述N型重掺区上连接有漏极，所述N型重掺区与所述P型重掺区构成齐纳二极管，
当ESD电流从所述漏极涌入时，所述齐纳二极管发生齐纳击穿，使得所述 ESD电流通过所述齐纳二极管进入阱区形成补偿电流，并在阱区压降达到正向PN 结导通电压之后，触发寄生NPN三极管开启泄放ESD电流。
优选的，所述漏端至栅极的方向为纵向，所述N型重掺区与所述P型重掺区沿着纵向交替设置。
优选的，所述P型重掺区设置在所N型重掺区的中间。
优选的，所述P型重掺区与左右两侧的N型重掺区具有间隔。
优选的，所述间隔的距离被设计成使得所述齐纳二极管的击穿电压小于所述栅极被击穿的电压。
优选的，所述间隔的正对位置上方设有多晶硅盖层。
优选的，所述漏端上设有漏端接触孔，所述漏端接触孔位于所述N型重掺区上，所述漏端接触孔与所述栅极之间设有硅化物阻挡层。
根据本发明的目的还提出了一种如上所述的用于ESD防护电路的栅极接地场效应管的制备方法，包括
提供一衬底；
在所述衬底上制作轻掺的阱区；
在所述阱区上依次制作栅氧化层和多晶硅栅，形成栅极；
在所述栅极的两侧分别制作漏端和源端，其中所述漏端和源端都具有N型重掺区，以及在所述漏端制作P型重掺区，使所述漏端中的N型重掺区和P型重掺区沿着纵向交替设置；
在所述漏端和源端的N型重掺区上制作接触孔，并分别电引出至漏极和源极；
其中，所述N型重掺区与所述P型重掺区构成齐纳二极管，当ESD电流从所述漏极涌入时，所述齐纳二极管发生齐纳击穿，使得所述ESD电流通过所述齐纳二极管进入阱区形成补偿电流，并在阱区压降达到正向PN结导通电压之后，触发寄生NPN三极管开启泄放ESD电流。
优选的，与制作所述多晶硅栅的同步工艺中，还包括在漏极区上方沉积多晶硅盖层，并使用栅极自对准工艺以所述多晶硅盖层为掩膜注入N+和P+形成所述 P型重掺区和N型重掺区，其中该N型重掺区分布于所述P型重掺区的两侧，
优选的，该N型重掺区分布于所述P型重掺区的两侧与所述P型重掺区之间形成一间隔a，所述间隔a的值满足所述栅极接地场效应管的触发电压所需的值。
优选的，还包括在所述漏端的接触孔与栅极之间，制作硅化物阻挡层。
本发明在漏端纵向方向插入重掺杂P型区域，利用高浓度的N+/P+齐纳击穿产生电流辅助触发寄生的NPN三极管，使触发电压会大大降低。进一步的，在漏端重掺杂N型与重掺杂P型拉开一定的间距a，从而使得N+与P+发生齐纳击穿所需电压增加，通过调节间距a，可调节漏端N+/P+的齐纳击穿电压值，从而实现高稳定可调触发电压的GGNMOS结构。
附图说明
图1是一种现有的栅极接地场效应管的俯视图。
图2是图1中的剖视图。
图3是本发明第一实施方式下的栅极接地场效应管的俯视图。
图4是图3中的A-A线剖视图。
图5是本发明第二实施方式下的栅极接地场效应管的俯视图。
图6是图5中的B-B线剖视图。
图7是第二实施方式的制作方法中步骤S4对应的离子注射示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述，但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
本发明是一种应用在ESD防护电路中的栅极接地场效应管，为了克服现有技术中，栅氧被不断减薄引起的栅极击穿电压降低，使得器件能够承受的ESD触发电压被受限的技术问题，本发明提出了一种可以降低ESD触发电压的栅极接地场效应管结构，该结构是在漏端上通过制作一个P型的重掺区，在漏端形成一个高浓度的齐纳二极管，这样一来当ESD电流从漏端涌入时，由于齐纳击穿电压小于雪崩击穿电压，因此在器件中首先会发生齐纳击穿，通过齐纳击穿让大量载流子进入阱区中，从而使得阱电阻上产生的压降更快达到0.7V，触发寄生NPN，达到让ESD电流从源端泄流的同时，避免发生栅极被击穿的风险。
下面，将结合具体实施方式，对本发明的技术方案做详细描述。需要注意的是，由于MOS管分为P型管和N型管，两者之间以载流子类型作为区分，虽然在工作特性上有所不同，然而其实现功能的工作原理基本相同，故而在以下所举的实施例中，将以N型结型场效应管作为例子进行说明，此时P型掺杂作为第一导电类型半导体，N型掺杂作为第二导电类型半导体。P型管(即GGPMOS)可用于反向ESD电流的情形，在本专利的思想基础上做相应调整即可。
第一实施例
请参见图3和图4，是本发明第一实施方式下的栅极接地场效应管结构图，其中图3为器件的俯视图，图4为器件的A-A剖面图。如图所示，在该实施方式中，用于ESD防护电路的栅极接地场效应管为GGNMOS管，包括P型衬底10，位于P型衬底10上的P型阱区11，位于P型深阱区11上方的栅极13，位于阱区内的源端14和漏端12，该源端14和漏端12位于所述栅极13的两侧。在栅极 13的外侧，还设有体端15。其中P型阱区11由浓度较低的P型掺杂形成，源端14和漏端12则分别包括高浓度掺杂的N型重掺区141和121。并在该N型重掺区141和121上，开设了接触孔143，源端14通过源端接触孔143电引出至源极，漏端12通过漏端接触孔123电引出至漏极124，在器件接入需要防护的电路时，源极、体端15和栅极13接地，漏极124作为输入端接入电路中，当有ESD 电流从漏极涌入时，阱区11漏端12之间的PN结被反向击穿(雪崩击穿)，管子被打开，从而ESD电流能够通过管子从源极泄流。
在本发明中，漏端12除了上述N型重掺区121之外，还包括P型重掺区122，如图所示，该P型重掺区122与该N型重掺区121构成齐纳二极管，当ESD电流从所述漏极涌入时，所述齐纳二极管发生齐纳击穿，由于齐纳击穿具有更低的击穿电压，所以此时ESD电流就更早的进入该GGNMOS器件中，因而可以更快使阱区电阻上的压降达到0.7(即PN结的正向导通电压)，使得NPN管被导通进行泄流，从而起到保护电路的效果。举例来说，GGNMOS管作为MOS管的保护器件被接地，假设普通MOS管的击穿电压为10V，齐纳二极管的击穿电压为5V，当ESD电流来时，若GGNMOS与MOS管的击穿电压接近，在GGNMOS 进行泄流之前，MOS有可能也被击穿。而在本发明中，由于使用了齐纳二极管作为击穿用的反向PN结，因此ESD电流将首先击穿GGNOMS管，因而更早来到 GGNMOS的阱区，该ESD电流使得阱电阻上产生的压降更快达到0.7V，更早触发寄生NPN三极管开启泄放ESD电流，所以可以起到保护MOS管的目的。另一方面，齐纳二极管的击穿电压拉低了ESD进入阱区的电压，因此即使栅氧被减薄，也可以确保ESD电压在击穿栅氧之前就已经被导通的NPN管进行泄流，使得GGNOMS的ESD保护能力得到提升。。
如图3中所示，漏端12至栅极13的方向为纵向，漏端12中的N型重掺区 121与P型重掺区122沿着纵向交替设置。以图3中的实施例为例，单个的P型重掺区122设置在N型重掺区121的中间，这种设置方式，使得P型重掺区122 与左右两侧的N型重掺区121接触，这样一来，两个重掺区交界处构成了空间耗尽区。当外部的ESD电流进入时，使得空间耗尽区两侧的电势差升高，当达到一定的压值时，该PN结被反向基础(齐纳击穿)，使得电流进入阱区。由于齐纳击穿的击穿电压小于雪崩击穿，此时阱区与漏端的PN结尚未击穿，但是随着齐纳击穿后的电流涌入，该PN结处的电阻减少，此时PN结的击穿电压被拉低，因此在发生齐纳击穿后，阱区处的PN结被雪崩击穿，让NPN管子导通。由此，ESD 电流从导通的管子流入源极，从而实现泄流。
进一步的，漏端接触孔123至栅极13之间还覆盖有硅化物阻挡层16(SalisideBlock，SAB，图3中虚线所示)，该硅化物阻挡层16可以稳定器件中各掺杂区中的离子不被析出，从而避免后续工艺对器件的影响。
制作该第一实施方式的栅极接地场效应管时，包括步骤：
S1、提供一衬底；
S2、在所述衬底上制作轻掺的阱区，以GGNMOS为例，该轻掺的阱区为P 型阱区；
S3、在阱区上依次制作栅氧化层和多晶硅栅，形成栅极；
S4、在栅极的两侧分别制作漏端和源端，其中所述漏端和源端都具有N型重掺区，以及在所述漏端制作P型重掺区，使所述漏端中的N型重掺区和P型重掺区沿着纵向交替设置；
S5、在所述漏端和源端的N型重掺区上制作接触孔，并分别电引出至漏极和源极；
其中，所述N型重掺区与所述P型重掺区构成齐纳二极管，当ESD电流从所述漏极涌入时，所述齐纳二极管发生齐纳击穿，使得所述N型重掺区和所述P 型重掺区形成的结区中产生辅助载流子，该辅助载流子涌入所述阱区使得阱区电阻下降，从而降低所述ESD电流流过所述阱区时的压降。
S6、最后，再在漏端的接触孔与栅极之间，制作硅化物阻挡层。
第二实施例
请参见图5和图6，是本发明第二实施方式下的栅极接地场效应管，其中图 5是场效应管的俯视图，图6是该场效应管的B-B线剖视图。如图所示，在该第二实施方式中，P型重掺区122’设置在N型重掺区121’的中间，且与左右两侧的 N型重掺区具有间隔a。该间隔a的距离被设计成使得所述齐纳二极管的击穿电压小于所述栅极被击穿的电压。进一步的，每个间隔a的正对位置上方设有多晶硅盖层126。在第一实施方式中，由于P型重掺区和N型重掺区像个相邻设置，这样在高浓度离子注入的情况下，舍得两个结区的击穿电压被拉的很低，而过低的击穿电压会影响器件抗静电的能力，使得对电路的保护能力降低，因此在该第二实施方式中，通过将P型重掺区和N型重掺区分开一个间隔，使得PN结结区的面积变大，这样就可以增加PN结被反向击穿的电压大小。然后根据所需的击穿电压大小来设计该间隔距离，这样可以确保器件既可以在ESD防护电路中起到保护作用，又能让器件本身不至于被ESD电流烧毁。
而在间隔a上设计的两个多晶硅盖层126，则可以在制作该P型重掺区和N 型重掺区时，以这两个多晶硅盖层126作为掩膜，从而让离子注入划分自己的区域。而多晶硅盖层126本身可以在多晶硅栅的自对准工艺中制作而成，因此可以和原先的半导体工艺兼容同时又可以得到位置和尺寸精度较高的多晶硅盖层。从而确保让间隔a达到设计所需的尺寸大小，形成稳定的击穿电压。
请参见图7，图7是该第二实施方式下的栅极接地场效应管的制作方法流程图。如图所示，该方法包括步骤：
S1、提供一衬底；
S2、在所述衬底上制作轻掺的阱区，以GGNMOS为例，该轻掺的阱区为P 型阱区；
S3、在阱区上依次制作栅氧化层和多晶硅栅，形成栅极，同时在预定的漏端区域形成多晶硅盖层，该多晶硅盖层在多晶硅栅的自对准工艺中同步形成，该多晶硅盖层的宽度和位置，与后续制作漏端时，需要制作的P型重掺区和N型重掺区具有配合型，即在制作该多晶硅盖层时，通过自对准工艺，具有较高的位置和宽度精确度，其中位置满足P型重掺区和左右两个的N型重掺区的间隔需求，宽度使得所述间隔的距离被设计成使得所述齐纳二极管的击穿电压小于所述栅极被击穿的电压。
S4、在栅极的两侧分别制作漏端和源端，其中所述漏端和源端都具有N型重掺区，以及在所述漏端制作P型重掺区，其中漏端的P型重掺区和N型重掺区以上述的多晶硅盖层作为掩膜，进行离子注入，使所述漏端中的N型重掺区和P型重掺区沿着纵向交替设置。请参见图7，图7是该步骤S4中多晶硅盖层作为离子注入的掩膜示意图；
S5、在所述漏端和源端的N型重掺区上制作接触孔，并分别电引出至漏极和源极；
其中，所述N型重掺区与所述P型重掺区构成齐纳二极管，当ESD电流从所述漏极涌入时，所述齐纳二极管发生齐纳击穿，使得所述N型重掺区和所述P 型重掺区形成的结区中产生辅助载流子，该辅助载流子使得阱电阻上产生的压降更快达到0.7V，更早触发寄生NPN三极管开启泄放ESD电流。
S6、最后，再在漏端的接触孔与栅极之间，制作硅化物阻挡层。
尽管为示例目的，已经公开了本发明的优选实施方式，但是本领域的普通技术人员将意识到，在不脱离由所附的权利要求书公开的本发明的范围和精神的情况下，各种改进、增加以及取代是可能的。
Claims (8)
1.一种用于ESD防护电路的栅极接地场效应管，其特征在于：包括
衬底；
形成于衬底上的阱区；
位于阱区上的栅极，位于阱区内的源端和漏端，所述源端和漏端位于所述栅极的两侧；
其中，所述漏端包括N型重掺区和P型重掺区，所述N型重掺区上连接有漏极，所述N型重掺区与所述P型重掺区构成齐纳二极管，所述漏端至栅极的方向为纵向，所述N型重掺区与所述P型重掺区沿着纵向交替设置，所述P型重掺区设置在所N型重掺区的中间，所述P型重掺区与左右两侧的N型重掺区具有间隔，
当ESD电流从所述漏极涌入时，所述齐纳二极管发生齐纳击穿，使得所述ESD电流通过所述齐纳二极管进入阱区形成补偿电流，并在阱区压降达到正向PN结导通电压之后，触发寄生NPN三极管开启泄放ESD电流。
2.如权利要求1所述的用于ESD防护电路的栅极接地场效应管，其特征在于：所述间隔的距离被设计成使得所述齐纳二极管的击穿电压小于所述栅极被击穿的电压。
3.如权利要求1所述的用于ESD防护电路的栅极接地场效应管，其特征在于：所述间隔的正对位置上方设有多晶硅盖层。
4.如权利要求1所述的用于ESD防护电路的栅极接地场效应管，其特征在于：所述漏端上设有漏端接触孔，所述漏端接触孔位于所述N型重掺区上，所述漏端接触孔与所述栅极之间设有硅化物阻挡层。
5.一种如权利要求1-4任意一项所述的用于ESD防护电路的栅极接地场效应管的制备方法，其特征在于：包括
提供一衬底；
在所述衬底上制作轻掺的阱区；
在所述阱区上依次制作栅氧化层和多晶硅栅，形成栅极；
在所述栅极的两侧分别制作漏端和源端，其中所述漏端和源端都具有N型重掺区，以及在所述漏端制作P型重掺区，使所述漏端中的N型重掺区和P型重掺区沿着纵向交替设置，且所述P型重掺区设置在所N型重掺区的中间，所述P型重掺区与左右两侧的N型重掺区具有间隔；
在所述漏端和源端的N型重掺区上制作接触孔，并分别电引出至漏极和源极；
其中，所述N型重掺区与所述P型重掺区构成齐纳二极管，当ESD电流从所述漏极涌入时，所述齐纳二极管发生齐纳击穿，使得所述ESD电流通过所述齐纳二极管进入阱区形成补偿电流，并在阱区压降达到正向PN结导通电压之后，触发寄生NPN三极管开启泄放ESD电流。
6.如权利要求5所述的制备方法，其特征在于：与制作所述多晶硅栅的同步工艺中，还包括在漏极区上方沉积多晶硅盖层，并使用栅极自对准工艺以所述多晶硅盖层为掩膜注入N+和P+形成所述P型重掺区和N型重掺区，其中该N型重掺区分布于所述P型重掺区的两侧。
7.如权利要求6所述的制备方法，其特征在于：该N型重掺区分布于所述P型重掺区的两侧与所述P型重掺区之间形成一间隔a，所述间隔a的值满足所述栅极接地场效应管的触发电压所需的值。
8.如权利要求6所述的制备方法，其特征在于：还包括在所述漏端的接触孔与栅极之间，制作硅化物阻挡层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011373648.5A CN112490240B (zh) | 2020-11-30 | 2020-11-30 | 一种用于esd防护电路的栅极接地场效应管及其制作方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011373648.5A CN112490240B (zh) | 2020-11-30 | 2020-11-30 | 一种用于esd防护电路的栅极接地场效应管及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112490240A CN112490240A (zh) | 2021-03-12 |
| CN112490240B true CN112490240B (zh) | 2022-10-25 |
Family
ID=74937641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011373648.5A Active CN112490240B (zh) | 2020-11-30 | 2020-11-30 | 一种用于esd防护电路的栅极接地场效应管及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112490240B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270565A (en) * | 1989-05-12 | 1993-12-14 | Western Digital Corporation | Electro-static discharge protection circuit with bimodal resistance characteristics |
| JPH11233641A (ja) * | 1998-02-10 | 1999-08-27 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
| KR100505619B1 (ko) * | 1998-09-29 | 2005-09-26 | 삼성전자주식회사 | 반도체소자의정전하방전회로,그구조체및그구조체의제조방법 |
| KR100275758B1 (ko) * | 1998-12-17 | 2001-02-01 | 김덕중 | 제너 다이오드를 내장한 수평형 모스 게이트형 반도체 소자 및그 제조 방법 |
| US6548868B1 (en) * | 2001-06-11 | 2003-04-15 | National Semiconductor Corp. | ESD protection clamp with internal zener diode |
-
2020
- 2020-11-30 CN CN202011373648.5A patent/CN112490240B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN112490240A (zh) | 2021-03-12 |
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