CN113035940B - 一种用于esd防护电路的栅极接地场效应管及其制备方法 - Google Patents
一种用于esd防护电路的栅极接地场效应管及其制备方法 Download PDFInfo
- Publication number
- CN113035940B CN113035940B CN202110187019.1A CN202110187019A CN113035940B CN 113035940 B CN113035940 B CN 113035940B CN 202110187019 A CN202110187019 A CN 202110187019A CN 113035940 B CN113035940 B CN 113035940B
- Authority
- CN
- China
- Prior art keywords
- doped region
- type heavily
- heavily doped
- region
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 14
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 74
- 238000002955 isolation Methods 0.000 claims abstract description 29
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/783—Field effect transistors with field effect produced by an insulated gate comprising a gate to body connection, i.e. bulk dynamic threshold voltage MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提出了一种用于ESD防护电路的栅极接地场效应管及其制备方法。该栅极接地场效应管的漏端包括靠近所述栅极的第一N型重掺区和远离所述栅极的第二N型重掺区，所述第一N型重掺区和所述第二N型重掺区之间设有氧化物隔离，所述氧化物隔离上设有多晶硅电阻，所述第一N型重掺区和所述第二N型重掺区与所述多晶硅电阻之间通过导线连接。利用外接poly电阻代替压舱电阻，节省了金属硅化物阻挡层这一掩模版，在器件尺寸减小的情况下，同时还能达到相同的ESD电流泄放能力。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种用于ESD防护电路的栅极接地场效应管及其制备方法。
背景技术
静电放电(ESD：Electrostatic Discharge)，应该是造成所有电子元器件或集成电路系统造成过度电应力(EOS：Electrical Over Stress)破坏的主要元凶。因为静电通常瞬间电压非常高(＞几千伏)，所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。据美国国家半导体公司(National-Semiconductor)数据统计表明，现今集成电路失效产品中的38％是由ESD/EOS所引起的。
在传统设计中，栅极接地场效应管(GGNMOS)经常作为ESD防护器件来使用，其可以兼容绝大部分CMOS工艺。现有技术中，各个引脚均会使用栅极接地的场效应管进行ESD防护，这些场效应管在结构上有所调整，漏端需要拉开一段距离，即DCP(distance of DrainContact to Poly，漏端金属孔与poly的距离)达到一定的值，并且漏端接触孔到多晶硅栅之间要覆盖硅化物阻挡层(Saliside Block，SAB)，使得漏端的N+注入区有一定的压舱电阻(ballast resistance)，改善GGNMOS泄放ESD电流的均匀性。
请参见图1，是传统的用于ESD防护的GGNMOS管。如图1所示，该GGNMOS器件形成于P型半导体硅衬底10’上，其具有栅极(Gate)14’和位于栅极两侧的N型掺杂的源端(Source)11’和漏端(Drain)12’，以及体端13’。该漏端12’接到I/O端口(Anode)，栅极14’、源端11’以及体端13’连接到地(Cathode)，漏端12’接触孔到多晶硅栅之间覆盖硅化物阻挡层15’(Saliside Block，SAB，图中虚线所示)。由于需要覆盖该硅化物阻挡层15’，漏端12’的长度被拉长，导致器件的整体尺寸增大，另一方面，由于需要制作该硅化物阻挡层15’，漏端14’上的金属硅化物层需要设计专门的光罩，增加了成本。
对于减少金属硅化物层掩膜版的工艺，可参考在中国专利申请CN107818947中提出的一种利用氧化物阻挡层做自对准工艺，形成P+注入和N+注入的掩膜，直接在各个重掺区制作金属硅化物层，可以减少了金属硅化物的一道光刻程序，达到降低成本的目的。
然而在该专利提出的工艺中，由于减小了压舱电阻，使得器件的防ESD能力降低，因此有必要对现有技术中存在的问题进行改善，以获取低成本下性能更好的ESD防护器件。
发明内容
有鉴于此，本发明的目的在于提出一用于ESD防护电路的栅极接地场效应管及其制备方法。不仅能够将场效应管的漏端结构进行新的调整，利用外接poly电阻代替压舱电阻，节省了金属硅化物阻挡层这一掩模版，在器件尺寸减小的情况下，同时还能达到相同的ESD电流泄放能力。
根据本发明的目的提出的一种用于ESD防护电路的栅极接地场效应管，包括
衬底；
形成于衬底上的阱区；
位于阱区上的栅极，位于阱区内的源端和漏端，所述源端和漏端位于所述栅极的两侧；
其中，所述漏端包括靠近所述栅极的第一N型重掺区和远离所述栅极的第二N型重掺区，所述第一N型重掺区和所述第二N型重掺区之间设有氧化物隔离，所述氧化物隔离上设有多晶硅电阻，所述第一N型重掺区和所述第二N型重掺区与所述多晶硅电阻之间通过导线连接。
优选的，所述多晶硅电阻为分段式电阻，每一段电阻并列的设置在所述氧化物隔离上。
优选的，所述第一N型重掺区和所述第二N型重掺区上靠近所述多晶硅电阻的一侧上设有第一接触孔，所述连接到多晶硅电阻上的导线连接在该第一接触孔上。
优选的，所述第二N型重掺区上远离所述多晶硅电阻的一侧上设有第二接触孔，该第二N型重掺区通过所述第二接触孔电连接在一外部阳极上。
优选的，所述氧化物隔离通过场氧工艺或浅沟槽工艺制作而成。
优选的，所述栅极包括与所述衬底接触的多晶硅栅，所述多晶硅电阻与该多晶硅栅在一个工艺中制作完成。
优选的，所述源端包括源极N型重掺区，所述源端靠近外侧还设有体端，所述体端设有P型重掺区，所述源极N型重掺区、P型重掺区与所述第一N型重掺区和第二N型重掺区上设有金属硅化物层。
根绝本发明的目的还提出了一种如上所述的用于ESD防护电路的栅极接地场效应管的制备方法，包括
提供一衬底；
在所述衬底上定义栅区、源区和漏区，所述漏区中定义至少两个不同位置的重掺区；
制作氧化物隔离，对所述漏区中不同位置的重掺区进行隔离；
在所述栅区和所述漏区上分别制作多晶硅栅和多晶硅电阻，其中，所述多晶硅栅的侧面形成侧墙，所述多晶硅电阻位于所述漏区中的氧化物隔离上；
以所述多晶硅栅和所述氧化物隔离为掩膜，对定义的重掺区进行对应类型的重掺，至少形成漏端的第一N型重掺区和第二N型重掺区；
将所述第一N型重掺区和所述第二N型重掺区通过导线接到所述多晶硅电阻上。
优选的，还包括步骤：在所述第一N型重掺区和第二N型重掺区上制作接触孔，其中所述第一N型重掺区和所述第二N型重掺区靠近所述多晶硅电阻的一侧形成第一接触孔，所述第二N型重掺区远离所述多晶硅电阻的一侧形成第二接触孔，所述连接到多晶硅电阻上的导线连接在该第一接触孔上。
优选的，还包括步骤：在所述第一N型重掺区和第二N型重掺区上制作金属硅化物层。
与现有技术相比，本发明中，将GGNMOS的漏端版图结构进行新的调整，漏端的N+不需要拉开，通过poly电阻接金属线连接到另一个N+引出上，最后连接到阳极，节省了金属硅化物阻挡层这一掩模版，并将尺寸有所减小，同时还能达到相同的ESD电流泄放能力。
附图说明
图1是一种现有的栅极接地场效应管的俯视图。
图2是本发明第一实施方式下的栅极接地场效应管结构图。
图3是本发明第二实施方式下的栅极接地场效应管的立体示意图。
图4a-4d是根据本发明的栅极接地场效应管的制备方法对应的各过程中器件的结构示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述，但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
正如背景技术中所说，现有的GGNMOS器件中，漏端N+区需要被拉长且漏端靠近栅极的区域不盖金属硅化物以用来制作压舱电阻，使得ESD器件在泄放电流时的均匀性提高。然而漏端的加长导致器件的整体尺寸增加，同时需要增加一道金属硅化物的光刻掩膜，使得成本增加。
本发明提出了一种具有全新漏端结构的栅极接地场效应管，该GGNMOS器件在漏端制作两个N+区，并且通过一个多晶硅电阻串联这两个N+区，利用多晶硅电阻代替压舱电阻，增加ESD电流的泄流能力，并且由于不需要拉长原先漏端N+区，使得器件的整体尺寸得以控制。
同时本发明还提出了根据该GGNMOS器件的制备方法，由于省去了原先在N+区上制作硅化物层作为压舱电阻，可以直接在各个重掺区制作金属硅化物层，多晶硅的电阻为非重掺杂区域，因此不长金属硅化物层以达到高阻的目的，有效代替压舱电阻，所以本发明提出的GGNMOS及制作方法可以减少一道金属硅化物层的光刻工艺，从而使得成本进一步降低，并将尺寸有所减小，同时还能达到相同的ESD电流泄放能力
下面，将结合具体实施方式，对本发明的技术方案做详细描述。需要注意的是，由于MOS管分为P型管和N型管，两者之间以载流子类型作为区分，虽然在工作特性上有所不同，然而其实现功能的工作原理基本相同，故而在以下所举的实施例中，将以N型结型场效应管作为例子进行说明，此时P型掺杂作为第一导电类型半导体，N型掺杂作为第二导电类型半导体。P型管(即GDPMOS)可用于反向ESD电流的情形，在本专利的思想基础上做相应调整即可。
第一实施例
请参见图2，是本发明第一实施方式下的栅极接地场效应管结构图。如图所示，在该实施方式中，用于ESD防护电路的栅极接地场效应管为GGNMOS管，包括P型衬底10，位于P型衬底10上的P型阱区11，位于P型深阱区11上方的栅极13，位于阱区内的源端14和漏端12，该源端14和漏端12位于所述栅极13的两侧，以及位于源端14靠近外侧的体端17。一般地，栅极13包括位于衬底10上的栅氧和位于该栅氧上的多晶硅栅。源端14、漏端12和体端17具有比P型深阱区11更高浓度的重掺区。源端14、漏端12、栅极13以及体端17上设有电极或引出线，从而形成与外部电路的连接结构。
进一步的，请再参见图2，漏端12以虚线框示出，其包括靠近栅极13的第一N型重掺区121和远离栅极13的第二N型重掺区122，第一N型重掺区121和第二N型重掺区122之间设有氧化物隔离123。在一种实施方式中，氧化物隔离123通过场氧工艺制作而成，此时该氧化物隔离123具有比衬底表面更高的凸起，在其他实施方式中，该氧化物隔离123也可以通过浅沟槽工艺或其他可以形成隔离的氧化物工艺。
在该氧化物隔离123上设有多晶硅电阻15，第一N型重掺区121和第二N型重掺区122与该多晶硅电阻15之间通过导线16连接。如此一来，当有外部的ESD电流涌入该GGNMOS器件时，会通过第二N型重掺区122经过多晶硅电阻15进入第一N型重掺区121，该多晶硅电阻15相当于串在漏端12的两个N型重掺区中，起到了压舱电阻的作用。由于多晶硅电阻15的阻值较大，因而只需较短长度的多晶硅电阻，即可满足原先硅化物盖层所形成的电阻，使得第一N型重掺区121和第二N型重掺区122之间的距离较短，整个漏端的长度大大减小。
在一种实施方式中，多晶硅电阻15可以与栅极中的多晶硅栅在一个工艺中形成，通过设计适当的图形化光罩，在对应的区域生长多晶硅层，从而形成多晶硅栅和多晶硅电阻15。
在一种实施方式中，源端13包括源极N型重掺区，体端17包括P型重掺区，该源极N型重掺区和P型重掺区与第一N型重掺区121和第二N型重掺区122上设有金属硅化物层，用来减少源端13、漏端12和体端17与外部电极之间的接触电阻。
请参见图3，图3是本发明第二实施方式下的栅极接地场效应管的立体示意图。如图所示，在该第二实施方式中，多晶硅电阻25为分段式电阻，每一段电阻并列的设置在所述氧化物隔离223上。此时，每一端多晶硅电阻25上，都设有导线连接在第一N型重掺区221和第二N型重掺区222上，这种方式，可以让第一N型重掺区221和第二N型重掺区222的电阻分配更加均匀，也有利于ESD电流涌入时，能够均匀的通过各个多晶硅电阻传导至第一N型重掺区，从而能够通过器件的栅极和/或源端流出，起到保护ESD的效果。
请再参见图3，在一种实施方式中，第一N型重掺区221和第二N型重掺区222上靠近多晶硅电阻25的一侧上设有第一接触孔224，连接到多晶硅电阻上的导线连接在该第一接触孔224上。如图中所示，这些第一接触孔224排列在多晶硅电阻25的两侧，导线通过键合工艺键合在对应的一对孔上。第一接触孔224的数量可以视需要接入的导线数量而定。
在第二N型重掺区222上远离多晶硅电阻25的一侧上还设有第二接触孔(图中未示出)，该第二N型重掺区222通过第二接触孔电连接在一外部阳极上，比如接入在一个电路的某个输入/输出端上，这样可以使得所需保护的电路一旦形成ESD电流时，能够被导入到本发明的GGNMOS器件中。
请参见图4a-4d，图4a-4d是根据本发明的栅极接地场效应管的制备方法对应的各过程中器件的结构示意图，如图所示，该制备方法包括
提供一衬底，该衬底比如是经过处理的硅衬底或其他半导体衬底，衬底中可以包含一定的轻掺区域，作为器件区。
在所述衬底上定义栅区、源区和漏区，所述漏区中定义至少两个不同位置的重掺区。除了漏区外，源区以及一些实施方式种存在的体区也同样具有重掺区，通过源区的重掺区与漏区的重掺区的掺杂类型一致，而体区的重掺区与衬底种的轻掺区的掺杂类型一致。
制作氧化物隔离，对所述漏区中不同位置的重掺区进行隔离，如图4a所示。在该步骤中，也可以同步制作整个器件不同位置上的氧化物隔离，比如在源端和体端之间的隔离，以及器件区域与外部区域之间的隔离等等，这样可以节省工艺步骤。
在栅区和漏区上分别制作多晶硅栅和多晶硅电阻，其中，所述多晶硅栅的侧面形成侧墙，所述多晶硅电阻位于所述漏区中的氧化物隔离上，如图4b所示。
以所述多晶硅栅和所述氧化物隔离为掩膜，对各个重掺区分别进行重掺工艺，从而在漏端形成第一N型重掺区和第二N型重掺区，如图4c所示。优选的，该重掺工艺也可以用来形成源极的N型重掺区或者体区的P型重掺区。当然不同类型的掺杂需要分开实施，但可以利用现有的表面图形形成掩膜，从而可以减少额外的光刻胶。
优选的，在制作完各个重掺区之后，还可以包括步骤：在第一N型重掺区和第二N型重掺区上制作金属硅化物层。在该步骤中，也可以在P型重掺区、源极N型重掺区上同步形成金属硅化物层。该金属硅化物层形成时，由于可以直接承接在各个重掺区的掩膜上，因此可以减少一道额外的光刻程序。
然后，将所述第一N型重掺区和所述第二N型重掺区通过导线接到所述多晶硅电阻上。
优选的，还包括步骤：第一N型重掺区和第二N型重掺区上制作接触孔，其中所述第一N型重掺区和所述第二N型重掺区靠近所述多晶硅电阻的一侧形成第一接触孔，所述第二N型重掺区远离所述多晶硅电阻的一侧形成第二接触孔，所述连接到多晶硅电阻上的导线连接在该第一接触孔上。
尽管为示例目的，已经公开了本发明的优选实施方式，但是本领域的普通技术人员将意识到，在不脱离由所附的权利要求书公开的本发明的范围和精神的情况下，各种改进、增加以及取代是可能的。
Claims (10)
1.一种用于ESD防护电路的栅极接地场效应管，其特征在于：包括
衬底；
形成于衬底上的阱区；
位于阱区上的栅极，位于阱区内的源端和漏端，所述源端和漏端位于所述栅极的两侧；
其中，所述漏端包括靠近所述栅极的第一N型重掺区和远离所述栅极的第二N型重掺区，所述第一N型重掺区和所述第二N型重掺区之间设有氧化物隔离，所述氧化物隔离上设有多晶硅电阻，所述第一N型重掺区和所述第二N型重掺区与所述多晶硅电阻之间通过导线连接。
2.如权利要求1所述的用于ESD防护电路的栅极接地场效应管，其特征在于：所述多晶硅电阻为分段式电阻，每一段电阻并列的设置在所述氧化物隔离上。
3.如权利要求1所述的用于ESD防护电路的栅极接地场效应管，其特征在于：所述第一N型重掺区和所述第二N型重掺区上靠近所述多晶硅电阻的一侧上设有第一接触孔，所述连接到多晶硅电阻上的导线连接在该第一接触孔上。
4.如权利要求1所述的用于ESD防护电路的栅极接地场效应管，其特征在于：所述第二N型重掺区上远离所述多晶硅电阻的一侧上设有第二接触孔，该第二N型重掺区通过所述第二接触孔电连接在一外部阳极上。
5.如权利要求1所述的用于ESD防护电路的栅极接地场效应管，其特征在于：所述氧化物隔离通过场氧工艺或浅沟槽工艺制作而成。
6.如权利要求1所述的用于ESD防护电路的栅极接地场效应管，其特征在于：所述栅极包括与所述衬底接触的多晶硅栅，所述多晶硅电阻与该多晶硅栅在一个工艺中制作完成。
7.如权利要求1所述的用于ESD防护电路的栅极接地场效应管，其特征在于：所述源端包括源极N型重掺区，所述源端靠近外侧还设有体端，所述体端设有P型重掺区，所述源极N型重掺区、P型重掺区与所述第一N型重掺区和第二N型重掺区上设有金属硅化物层。
8.一种如权利要求1-7任意一项所述的用于ESD防护电路的栅极接地场效应管的制备方法，其特征在于：包括
提供一衬底；
在所述衬底上定义栅区、源区和漏区，所述漏区中定义至少两个不同位置的重掺区；
制作氧化物隔离，对所述漏区中不同位置的重掺区进行隔离；
在所述栅区和所述漏区上分别制作多晶硅栅和多晶硅电阻，其中，所述多晶硅栅的侧面形成侧墙，所述多晶硅电阻位于所述漏区中的氧化物隔离上；
以所述多晶硅栅和所述氧化物隔离为掩膜，对定义的重掺区进行对应类型的重掺，至少形成漏端的第一N型重掺区和第二N型重掺区；
将所述第一N型重掺区和所述第二N型重掺区通过导线接到所述多晶硅电阻上。
9.如权利要求8所述的制备方法，其特征在于：还包括步骤：在所述第一N型重掺区和第二N型重掺区上制作接触孔，其中所述第一N型重掺区和所述第二N型重掺区靠近所述多晶硅电阻的一侧形成第一接触孔，所述第二N型重掺区远离所述多晶硅电阻的一侧形成第二接触孔，所述连接到多晶硅电阻上的导线连接在该第一接触孔上。
10.如权利要求8所述的制备方法，其特征在于：还包括步骤：在所述第一N型重掺区和第二N型重掺区上制作金属硅化物层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110187019.1A CN113035940B (zh) | 2021-02-08 | 2021-02-08 | 一种用于esd防护电路的栅极接地场效应管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110187019.1A CN113035940B (zh) | 2021-02-08 | 2021-02-08 | 一种用于esd防护电路的栅极接地场效应管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113035940A CN113035940A (zh) | 2021-06-25 |
| CN113035940B true CN113035940B (zh) | 2022-05-10 |
Family
ID=76461299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110187019.1A Active CN113035940B (zh) | 2021-02-08 | 2021-02-08 | 一种用于esd防护电路的栅极接地场效应管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113035940B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117096153B (zh) * | 2023-10-18 | 2024-01-19 | 荣湃半导体（上海）有限公司 | 集成esd的mosfet器件及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498892A (en) * | 1993-09-29 | 1996-03-12 | Ncr Corporation | Lightly doped drain ballast resistor |
| CN101192753A (zh) * | 2006-11-24 | 2008-06-04 | 上海华虹Nec电子有限公司 | 器件充电模式静电放电保护电路及结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9559170B2 (en) * | 2012-03-01 | 2017-01-31 | X-Fab Semiconductor Foundries Ag | Electrostatic discharge protection devices |
-
2021
- 2021-02-08 CN CN202110187019.1A patent/CN113035940B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498892A (en) * | 1993-09-29 | 1996-03-12 | Ncr Corporation | Lightly doped drain ballast resistor |
| CN101192753A (zh) * | 2006-11-24 | 2008-06-04 | 上海华虹Nec电子有限公司 | 器件充电模式静电放电保护电路及结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113035940A (zh) | 2021-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030058027A1 (en) | Circuits and methods for electrostatic discharge protection in integrated circuits | |
| US6844596B2 (en) | Si-MOS high-frequency semiconductor device | |
| US9219057B2 (en) | Electrostatic discharge protection device and method for manufacturing the same | |
| CN113035940B (zh) | 一种用于esd防护电路的栅极接地场效应管及其制备方法 | |
| KR100626635B1 (ko) | 반도체 장치 | |
| US8664726B2 (en) | Electrostatic discharge (ESD) protection device, method of fabricating the device, and electronic apparatus including the device | |
| CN114783996A (zh) | 一种促进静电放电器件均匀触发的多指结构 | |
| CN114492285A (zh) | 一种提升叉指结构型器件esd防护能力的版图设计方法 | |
| CN112490240B (zh) | 一种用于esd防护电路的栅极接地场效应管及其制作方法 | |
| CN112289790B (zh) | 一种用于esd防护电路的多指型ggnmos器件及其制作方法 | |
| JP3574359B2 (ja) | 半導体装置 | |
| CN112185955B (zh) | 垂直式双极性晶体管装置 | |
| CN211578754U (zh) | 一种集成电路及其晶体管器件 | |
| CN112185954B (zh) | 垂直式双极性晶体管装置 | |
| JP2012028380A (ja) | 半導体装置 | |
| CN218568842U (zh) | 一种自保护nldmos结构 | |
| CN112002691B (zh) | 半导体器件 | |
| KR100612948B1 (ko) | 낮은 항복전압을 갖는 정전기 보호회로의 트랜지스터 | |
| KR100249016B1 (ko) | 반도체장치의 이에스디 보호회로 제조방법 | |
| CN113497024A (zh) | 一种集成电路及其晶体管器件以及制备方法 | |
| CN114171514A (zh) | 静电放电保护结构及其形成方法 | |
| CN113192949A (zh) | 半导体器件 | |
| CN116207090A (zh) | 静电放电保护结构 | |
| TW202339178A (zh) | Esd保護電路以及半導體裝置 | |
| CN114171513A (zh) | 静电放电保护结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |