TW202339178A - Esd保護電路以及半導體裝置 - Google Patents

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Abstract

本發明提供一種ESD保護電路，能夠減小佈局面積，且能夠降低漏電流，並且能夠防止誤動作。一種ESD保護電路100，其在V DD端子與V SS端子之間，與以規定的動作電壓運作的內部電路C並列連接，所述ESD保護電路100具有N型高濃度汲極區域114a連接於V DD端子且N型高濃度源極區域114b連接於V SS端子的NMOS電晶體110，NMOS電晶體110的臨限值電壓以及寄生雙極電晶體的觸發電壓高於動作電壓，且低於內部電路C的破壞電壓以及NMOS電晶體110的閘極絕緣膜115的破壞電壓。

Description

ESD保護電路以及半導體裝置
本發明是有關於一種靜電放電ESD保護電路以及半導體裝置。
半導體積體電路對於靜電放電（Electro-Static Discharge，ESD）弱，有容易被破壞之虞。因此，半導體積體電路多包括用於保護內部電路免受靜電放電影響的ESD保護電路。
該ESD保護電路在靜電放電引起的突波電壓施加至電源線等而開始運作，且在突波電流流至內部電路之前，自身不會被破壞而迅速使該突波電流流至接地線等以保護內部電路。 具體而言，在靜電放電的產生源為人體的情況下，ESD保護電路進行下述動作：在靜電放電引起的數千伏特的突波電壓到達內部電路的破壞電壓之前，將數安培的突波電流流至接地電位等。
作為此種ESD保護電路的示例，可列舉利用崩潰現象的二極體型ESD保護電路、利用寄生雙極電晶體的突返（snapback）動作的閘極接地（Gate Grounded，GG）-金屬氧化物半導體（Metal-Oxide-Semiconductor，MOS）型ESD保護電路、在施加有上升時間短的電壓時MOS電晶體導通的電容耦合MOS型ESD保護電路等。
例如，專利文獻1中提出：作為電容耦合MOS型ESD保護電路的一例，將MOS電晶體的汲極端子以及源極端子連接於輸入焊墊與V SS端子之間，將閘極端子經由電容器而與輸入焊墊連接。該電容耦合MOS型ESD保護電路中，輸入焊墊與閘極端子之間的電容器作為高通濾波器發揮功能，因此當靜電被放電至輸入焊墊時，上升時間短的突波電壓的高頻成分通過電容器到達閘極端子。於是，閘極的電位發生變動而MOS電晶體成為導通狀態，使突波電流流至V SS端子側，藉此來保護內部電路免受靜電放電影響。 [現有技術文獻] [專利文獻]
專利文獻1：日本專利特開2000-269437號公報
[發明所欲解決之課題]
在本發明的一個方面，目的在於提供一種ESD保護電路，可減小佈局面積，且可降低漏電流，並且可防止誤動作。 [解決課題之手段]
本發明的一實施方式中的ESD保護電路在第一端子與第二端子之間，與以規定的動作電壓運作的被保護電路並列連接， 所述ESD保護電路具有NMOS電晶體，所述NMOS電晶體的至少汲極連接於所述第一端子，且源極連接於所述第二端子， 所述NMOS電晶體的臨限值電壓、寄生二極體的突崩潰電壓以及寄生雙極電晶體的觸發電壓高於所述動作電壓，且低於所述被保護電路以及閘極絕緣膜的破壞電壓。 [發明的效果]
藉由本發明的一個方面，可提供一種ESD保護電路，能夠減小佈局面積且能夠降低漏電流，並且能夠防止誤動作。
本發明並非如先前的GG-MOS型ESD保護電路般將閘極連接於接地電位等低電位端子，而是基於下述見解，即：即便將閘極連接於釋放靜電的高電位端子亦能夠保護內部電路。 藉此，本發明的一實施形態中，可使佈局面積小於先前的二極體型ESD保護電路，且可較GG-MOS型ESD保護電路降低漏電流，並且可防止電容耦合MOS型ESD保護電路中產生的誤動作。
首先，作為現有技術，一邊參照圖7A至圖9B，一邊說明二極體型ESD保護電路、GG-MOS型ESD保護電路以及電容耦合MOS型ESD保護電路。 以下，有時將靜電放電引起的電壓以及電流簡稱作「突波電壓」以及「突波電流」。
圖7A是表示先前的二極體型ESD保護電路的一例的電路圖。 如圖7A所示，該二極體型ESD保護電路500是在V DD端子與V SS端子之間連接有二極體510的電路。二極體型ESD保護電路500在對V DD端子施加有突波電壓時，利用崩潰現象來使突波電流流至二極體510，藉此來保護內部電路C免受靜電放電影響。 二極體510可藉由調整PN接面部的雜質濃度來調整耐壓，因此容易應對各種半導體積體電路的動作電壓，結構亦簡單，因此特性偏差亦少，並且由於未使用絕緣膜，因此絕緣膜亦不會破壞。
圖7B是表示先前的二極體型ESD保護電路的電流-電壓特性（按照二極體的接面面積）的一例的圖表。該圖表中，橫軸為V DD端子的電壓，縱軸為流至二極體型ESD保護電路的突波電流。而且，實線表示接面面積大的二極體的電流-電壓特性，虛線表示接面面積小的二極體的電流-電壓特性。 再者，不僅在圖7B的圖表中，而且在圖8B、圖8C、圖8D以及圖9B的圖表中，設想人體所帶的2000 V的靜電施加至V DD端子的情況即所謂的2000 V的人體模型（Human Body Model，HBM）。為了避免內部電路被2000 V的HBM破壞，必須在突波電流流入內部電路之前，與內部電路並列連接的ESD保護電路使大致1安培的突波電流流至V SS端子。
圖7B的虛線所示的電流-電壓特性中，二極體的接面面積小而寄生電阻的電阻值高，因此在使1安培的突波電流流至V SS端子之前，突波電壓便會達到內部電路的破壞電壓。另一方面，圖7B的實線所示的電流-電壓特性中，二極體的接面面積大而寄生電阻的電阻值低，因此可在突波電壓達到內部電路的破壞電壓之前使1安培的突波電流流至V SS端子。 因此，二極體型ESD保護電路為了保護內部電路免受2000 V的HBM影響，不得不增大二極體的接面面積，從而導致半導體積體電路中的佈局面積變大。
關於減小半導體積體電路中的佈局面積，較之二極體型ESD保護電路，利用突返動作的GG-MOS型ESD保護電路更為有利。 接下來說明先前的GG-MOS型ESD保護電路。
圖8A是表示先前的GG-MOS型ESD保護電路的一例的電路圖。 如圖8A所示，GG-MOS型ESD保護電路600是MOS電晶體610的汲極以及源極的各端子分別連接於V DD端子以及V SS端子，且閘極端子與V SS端子連接的電路。
圖8B是對先前的二極體型ESD保護電路與先前的GG-MOS型ESD保護電路的電流-電壓特性進行比較的圖表。該圖表中，橫軸為V DD端子的電壓，縱軸為流至各ESD保護電路的突波電流。而且，實線表示佈局面積小的GG-MOS型ESD保護電路的電流-電壓特性，虛線表示與圖7B的虛線同樣的佈局面積小的二極體型ESD保護電路的電流-電壓特性。即，圖8B中，先前的GG-MOS型ESD保護電路的佈局面積與先前的二極體型ESD保護電路的佈局面積同樣。
在圖8B的實線所示的GG-MOS型ESD保護電路的電流-電壓特性中，當施加有突波電壓時，在MOS電晶體610中，在寄生二極體中產生了突崩潰後，V DD端子電壓達到觸發電壓。此處，觸發電壓為寄生雙極電晶體的觸發電壓，且是寄生雙極電晶體自斷開切換為導通的電壓。藉由寄生雙極電晶體導通，與斷開時相比，自汲極流至源極的電流路徑增加，因此能以低的汲極電壓流動相同的電流，如圖8B所示，在達到觸發電壓後看到電壓下降的現象（突返動作）。藉由該突返動作，先前的GG-MOS型ESD保護電路可在突波電壓達到內部電路的破壞電壓之前使1安培的突波電流流至V SS端子。
該GG-MOS型ESD保護電路的漏電流或崩潰電壓受MOS電晶體的閘極長度、閘極絕緣膜厚、通道雜質濃度、汲極附近的低濃度區域的雜質濃度等多個參數影響，因此較二極體型複雜，但可藉由注入至汲極區域附近的雜質的濃度調整來微調為所期望的特性。
但是，若內部電路的動作電壓為2 V左右，則在二極體型或GG-MOS型中調整變得困難。 一般而言，在將2 V左右設為動作電壓的內部電路中，必須降低最低動作電壓，為了提高在內部電路中使用的MOS電晶體的通斷比，將內部電路的MOS電晶體的閘極絕緣膜厚設定為4 nm～5 nm。在閘極絕緣膜如上述般為薄的矽氧化膜的情況下，本徵耐壓稍許超過10 MV/cm，因此內部電路的MOS電晶體的閘極絕緣膜的本徵耐壓多為5.5 V左右。因此，ESD保護電路必須在V DD端子電壓為2 V至5.5 V的範圍內進行保護動作。 在二極體型ESD保護電路或GG-MOS型ESD保護電路中，若欲將保護動作限制於所述範圍，則如圖8C所示，動作電壓2 V下的漏電流變大。相反地，若欲抑制所述漏電流，則如圖8D所示，保護動作不會在所述範圍內結束，在使1安培的突波電流流動之前會超過5.5 V，從而導致內部電路被破壞。
如此，在二極體型ESD保護電路或GG-MOS型ESD保護電路中，若內部電路的動作電壓處於2 V附近，則會因漏電流與保護動作電壓（即斷開電流與導通電壓）的權衡關係而無法滿足ESD保護功能。 消除該權衡的是接下來說明的電容耦合MOS型ESD保護電路。
圖9A是表示先前的電容耦合MOS型ESD保護電路的一例的電路圖。圖9B是表示先前的電容耦合MOS型ESD保護電路的電流-電壓特性（按照突波電壓的上升時間）的一例的圖表。該圖表中，橫軸為V DD端子的電壓，縱軸為流至各ESD保護電路的突波電流。而且，實線表示電容耦合MOS型ESD保護電路的電流-電壓特性，虛線表示與圖8D的實線同樣的GG-MOS型ESD保護電路的電流-電壓特性。
如圖9A所示，電容耦合MOS型ESD保護電路700與GG-MOS型同樣之處在於，MOS電晶體710的汲極以及源極的各端子分別連接於V DD端子以及V SS端子，但不同之處在於，將閘極經由電容器720而連接於V DD端子，並且亦經由電阻元件730而連接於V SS端子。而且，MOS電晶體710的臨限值電壓設定為2 V以下。
電容耦合MOS型ESD保護電路700在突波電壓的上升時間長的情況下，經電容耦合的閘極的電位難以變動，該ESD保護電路不會使電流流動。即，在此情況下，電容耦合MOS型ESD保護電路700不在2 V～5.5 V的範圍內進行保護動作而成為圖9B的實線所示的電流-電壓特性，從而可降低漏電流。另一方面，當突波電壓的上升時間短時，經電容耦合的閘極的電位發生變動，設定為2 V以下的臨限值電壓的MOS電晶體710使電流流至通道，從而進行保護動作，而使突波電流放電。
如此，該電容耦合MOS型ESD保護電路700藉由電容耦合來切換導通與斷開的特性，藉此消除二極體型ESD保護電路或GG-MOS型ESD保護電路的權衡。
但是，電容耦合MOS型ESD保護電路若對輸入或輸出與靜電放電同等的上升時間短的訊號而運作的端子使用，則會造成誤動作，因此僅能用於有限的端子。 而且，電容耦合MOS型ESD保護電路由於在動作時對閘極施加高的電壓，因此難以產生成為寄生雙極電晶體的動作起因的突崩潰。因此，電容耦合MOS型ESD保護電路的電流-電壓特性如圖9B的實線所示，成為圖7B的虛線所示的二極體型ESD保護電路般的電流-電壓特性，若欲流動大的電流，則不得不如圖7B的實線所示般加大佈局面積。
因此，為了解決所述課題，本發明如下。 本發明的一實施方式中的ESD保護電路在第一端子與第二端子之間，與以規定的動作電壓運作的被保護電路並列連接，且具有NMOS電晶體。該NMOS電晶體的至少汲極連接於第一端子，源極連接於第二端子。而且，該NMOS電晶體的臨限值電壓、寄生二極體的突崩潰電壓以及寄生雙極電晶體的觸發電壓高於被保護電路的動作電壓，且低於被保護電路的破壞電壓以及所述NMOS電晶體的閘極絕緣膜的破壞電壓。 藉此，該ESD保護電路可使佈局面積小於先前的二極體型或電容耦合MOS型ESD保護電路，且可較二極體型或GG-MOS型ESD保護電路降低漏電流，並且不會如電容耦合MOS型ESD保護電路般造成誤動作，對於輸入/輸出上升時間短的電壓的端子亦能夠使用。 再者，所謂規定的動作電壓，是指被保護電路能夠運作的規定電壓，是自被保護電路的最小動作電壓直至最大動作電壓為止的範圍。
以下，一邊參照圖式，一邊詳細說明本發明的實施方式。 再者，圖式中，有時對於相同的構成部分標註相同的符號並省略重覆的說明。 而且，圖式中，X方向、Y方向以及Z方向彼此正交。將包含X方向與所述X方向的相反方向（-X方向）的方向稱作「X軸方向」，將包含Y方向與所述Y方向的相反方向（-Y方向）的方向稱作「Y軸方向」，將包含Z方向與所述Z方向的相反方向（-Z方向）的方向稱作「Z軸方向」（高度方向、厚度方向）。關於此點，在以下的各實施方式中，有時將各膜的Z方向側的面稱作「表面」。 圖式為示意性者，寬度、長度以及縱深的比率等並非如圖式所示。
（第一實施方式） 圖1是表示本發明的第一實施方式中的ESD保護電路以及半導體裝置的電路圖。 如圖1所示，半導體裝置10在作為第一端子的V DD端子與作為第二端子的V SS端子之間連接有內部電路C。 內部電路C以施加至V DD端子與接地電位的V SS端子之間的動作電壓來運作。 ESD保護電路100與欲予以保護免受被靜電放電引起的破壞影響的被保護電路即內部電路C並列連接。 ESD保護電路100是汲極110D以及閘極110G電性連接於V DD端子，且源極110S電性連接於V SS端子的NMOS（N通道MOS）電晶體110。
所述內部電路C的動作電壓根據目的而變化，但在第一實施方式中將該動作電壓設為2 V，對V DD端子施加2 V。 一般而言，在內部電路的動作電壓為2 V的情況下，內部電路中所含的MOS電晶體的閘極絕緣膜的本徵破壞電壓為5.5 V左右。因此，若不存在ESD保護電路，則在對V DD端子釋放靜電時，會對內部電路中所含的MOS電晶體的閘極絕緣膜施加5.5 V以上的電壓而造成破壞。 即，ESD保護電路100只要在V DD端子的電壓達到5.5 V以上之前進行保護動作，而在對V DD端子施加有內部電路C的動作電壓即2 V時不進行保護動作即可。而且，只要將閘極絕緣膜的膜厚設定為，NMOS電晶體110的閘極絕緣膜的本徵耐壓亦為5.5 V即可。
圖2A是表示第一實施方式中的NMOS電晶體的結構的一例的概略剖面圖。 如圖2A所示，NMOS電晶體110的結構是在半導體基板111形成有作為P型低濃度區域的P型井區域112，在該P型井區域112上形成有P型中濃度區域113a。 再者，第一實施方式中，在P型井區域112上形成有P型中濃度區域113a，但並不限於此，亦可取代P型中濃度區域113a的形成而將低濃度的P型井區域112設為中濃度。
在該P型中濃度區域113a的上表面層疊有閘極絕緣膜115，進而在閘極絕緣膜115上層疊有閘極電極116。 在P型中濃度區域113a的上部，以俯視時夾著閘極電極116的方式形成有N型高濃度汲極區域114a以及N型高濃度源極區域114b。如此，P型中濃度區域113a亦設於N型高濃度汲極區域114a與N型高濃度源極區域114b之間的通道區域。而且，在P型中濃度區域113a的上部，在自N型高濃度源極區域114b隔開的位置，形成有井電極114c作為P型高濃度區域。 再者，第一實施方式中，使N型高濃度源極區域114b與井電極114c隔開，但並不限於此，亦可如對接接觸（butting contact）般使N型高濃度源極區域114b與井電極114c接觸。 N型高濃度汲極區域114a以及閘極電極116與V DD端子連接，N型高濃度源極區域114b以及井電極114c連接於V SS端子。
一般而言，ESD保護電路的井區域多是以與內部電路的井區域相同的製程而同時形成，因此一般未必如第一實施方式般除了作為井區域的P型井區域112以外還形成P型中濃度區域113a。
藉由調整該P型中濃度區域113a的雜質濃度，可進行NMOS電晶體110的臨限值電壓、寄生二極體的突崩潰電壓以及寄生雙極電晶體的觸發電壓的調整。 如上所述，ESD保護電路100必須在V DD端子的電壓成為5.5 V以上之前進行保護動作，而在對V DD端子施加有內部電路C的動作電壓即2 V時不進行保護動作。因此，藉由調整P型中濃度區域113a的雜質濃度，將NMOS電晶體110的臨限值電壓、寄生二極體的突崩潰電壓、以及寄生雙極電晶體的觸發電壓調整為2 V以上且5.5 V以下。
此處，對在內部電路C的動作電壓為2 V的IC中有正的靜電流入V DD端子時的動作原理進行敘述。
若將該NMOS電晶體110的臨限值電壓調整為例如2.2 V，則在有2 V作為動作電壓而施加至V DD端子時，ESD保護電路100不會進行保護動作，因此內部電路C正常運作。另一方面，當對V DD端子施加有2.2 V以上的突波電壓時，如圖2B所示，NMOS電晶體110成為導通狀態，使突波電流自N型高濃度汲極區域114a經由通道區域流至N型高濃度源極區域114b。
如此，調整P型中濃度區域113a的雜質濃度，使臨限值電壓高於動作電壓且低於內部電路C的破壞電壓以及NMOS電晶體110的閘極絕緣膜115的破壞電壓。藉此，在突波電壓施加時將NMOS電晶體110設為導通狀態，從而NMOS電晶體110不會被破壞而保護內部電路C（保護動作1）。
然而，僅藉由該保護動作1，成為與圖9B的實線所示的「上升時間短的輸入電壓的情況」同樣的電流-電壓特性，若ESD保護電路為小面積，則無法保護內部電路C。為了保護內部電路C，必須加寬閘極電極116的閘極寬度以流動更大的突波電流，但其結果，ESD保護電路的佈局面積變大，漏電流亦變大。 在先前的GG-MOS型ESD保護電路的情況下，閘極電極連接於V SS端子，因此閘極-汲極間的半導體表面附近的電場變強而產生表面崩潰，藉此生成的載子引發寄生雙極電晶體的動作。另一方面，在第一實施方式中，閘極電極連接於汲極電極。因此，儘管無法如GG-MOS型ESD保護電路般期待表面崩潰引起的寄生雙極電晶體的動作，但藉由存在P型中濃度區域113a，從而在P型中濃度區域113a與N型高濃度汲極區域114a的接面部構成的寄生二極體中產生突崩潰，因此可引發寄生雙極電晶體的動作。
該寄生二極體的突崩潰電壓與藉此引發動作的寄生雙極電晶體的觸發電壓亦與臨限值電壓同樣，利用P型中濃度區域113a的雜質濃度來調整。 寄生二極體的突崩潰電壓亦與臨限值電壓同樣，當將內部電路C的動作電壓2 V施加至V DD端子時調整為2 V以上，以成為所期望的漏電流以下。藉此引發動作的寄生雙極電晶體的觸發電壓亦自然成為2 V以上。而且，為了保護內部電路C免受自V DD端子施加的ESD突波影響，寄生雙極電晶體的觸發電壓調整為5.5 V以下。此時，若在將寄生二極體的突崩潰電壓設為2 V以上時寄生雙極電晶體的觸發電壓超過5.5 V，則縮短NMOS電晶體110的閘極長度，下調寄生雙極電晶體的觸發電壓。而且，由於閘極電極未如GG-MOS型ESD保護電路般連接於V SS端子，因此亦存在下述優點，即，易較GG-MOS型ESD保護電路降低寄生雙極電晶體的動作的觸發電壓，從而易保護內部電路。 藉由該寄生雙極電晶體的動作，在自N型高濃度汲極區域114a朝N型高濃度源極區域114b流經作為所述保護動作1的通道區域的突波電流以外，如圖2C以及圖2D所示，可使更多的突波電流流至較通道區域更深的部分（-Z方向）的寄生雙極區域（保護動作2）。
即，使突波電流流動路徑存在流經通道區域的電流路徑（保護動作1）、與流經較通道區域更深的部分（-Z方向）的寄生雙極區域的電流路徑（保護動作2）這兩個路徑。因此，ESD保護電路100可較即便在先前技術中在面積方面亦有利的GG-MOS型ESD保護電路進一步減小面積。
再者，NMOS電晶體110的結構中，通道區域為P型中濃度區域113a，因此限定於可藉由調整P型中濃度區域113a的雜質濃度來將臨限值電壓與寄生二極體的崩潰電壓一次調整為期望值的情況。
接下來，對負電荷的靜電被放電至V DD端子的情況進行敘述。
如圖2E所示，負電荷在N型高濃度汲極區域114a與P型井區域112之間的寄生二極體中順向流動後，自P型井區域112經由作為P型高濃度區域的井電極114c流至V SS端子。由於在所述路徑中不存在施加高電場的部位，因此不會造成破壞。 因此，ESD保護電路100藉由NMOS電晶體110的結構來使負電荷流至V SS端子，藉此可保護內部電路C。
NMOS電晶體110的形成方法例如可藉由下述方式來實現，即：首先在半導體基板111上形成P型井區域112，並在其上形成閘極絕緣膜115以及閘極電極116。接下來，以穿透閘極絕緣膜115以及閘極電極116的方式對半導體基板111整面注入P型雜質而形成P型中濃度區域113a後，高濃度地注入N型雜質而形成N型高濃度汲極區域114a以及N型高濃度源極區域114b。 而且，P型中濃度區域113a亦可在閘極絕緣膜115以及閘極電極116的形成前形成。
如此，ESD保護電路100在V DD端子與V SS端子之間與以規定的動作電壓運作的內部電路C並列連接，且具有NMOS電晶體110。NMOS電晶體110的N型高濃度汲極區域114a以及閘極電極116連接於V DD端子，N型高濃度源極區域114b連接於V SS端子。該NMOS電晶體110如圖2F所示，臨限值電壓、寄生二極體的齊納崩潰電壓以及寄生雙極電晶體的觸發電壓高於內部電路C的動作電壓，且低於內部電路C的破壞電壓以及NMOS電晶體110的閘極絕緣膜115的破壞電壓。 藉此，ESD保護電路100可減小佈局面積，且可降低漏電流，並且可防止電容耦合MOS型ESD保護電路中產生的誤動作。 而且，在圖1以及圖2A～圖2F所示的實施方式的情況下，NMOS電晶體110的閘極110G直接連接於V DD端子。因此，有時會因急遽的突波電流的流入導致閘極110G的電位在充分進行保護動作1以及保護動作2之前便超過NMOS電晶體110的閘極絕緣膜的耐壓，從而導致閘極絕緣膜破壞。此時，可藉由以下所示的變形例1來避免破壞。
將第一實施方式的變形例1的ESD保護電路圖示於圖3A。 如圖3A所示，變形例1中的ESD保護電路100是在圖1所示的ESD保護電路100中在NMOS電晶體110的閘極110G-汲極110D間連接有電阻元件120，除此以外，與圖1的ESD保護電路100同樣。
變形例1中，藉由在閘極110G-汲極110D間連接電阻元件120，從而可使靜電流入V DD端子時的NMOS電晶體110的閘極110G的急遽的電壓上升變得遲鈍。因此，可在閘極110G的電壓超過NMOS電晶體110的閘極絕緣膜的耐壓之前進行保護動作1以及保護動作2，可使積留於汲極110D的靜電的電荷在流入閘極110G之前逃逸至源極110S，從而可防止閘極絕緣膜的破壞。
電阻元件120的電阻值較佳為數kΩ至數十kΩ。
而且，圖1、圖2A～圖2F以及圖3A中，在使IC整體帶電的元件帶電模型（Charged Device Model，CDM）的情況下，與HBM不同，有時電荷會殘留於NMOS電晶體110的閘極110G而導致閘極絕緣膜破壞。此時，可藉由以下所示的變形例2來避免破壞。
將第一實施方式的變形例2的ESD保護電路圖示於圖3B。 變形例2中的ESD保護電路100是在變形例1中在NMOS電晶體110的閘極110G-源極110S間連接有二極體130，除此以外，與變形例1中的ESD保護電路100同樣。
變形例2中，可經由連接於閘極110G-源極110S間的二極體130來使閘極110G的電荷逃逸，因此可防止NMOS電晶體110的閘極絕緣膜的破壞。
為了避免在內部電路C的動作時產生漏電流，該二極體130的耐壓高於內部電路C的動作電壓。
接下來，一邊參照圖4A至圖4H，一邊說明圖2A所示的NMOS電晶體110以外的NMOS電晶體的結構的另一例。 再者，圖4A至圖4H是表示N型高濃度汲極區域114a、N型高濃度源極區域114b以及閘極電極116的附近的概略剖面圖。 而且，在圖1、圖3A以及圖3B所示的ESD保護電路的NMOS電晶體中，利用圖2A以及圖4A至圖4H所示的NMOS電晶體的哪個皆可。
圖4A是在圖2A所示的NMOS電晶體110中進而形成有P型中濃度通道區域117，除此以外，為與圖2A所示的NMOS電晶體110同樣的結構。 藉由形成該P型中濃度通道區域117，可與P型中濃度區域113a各別地調整P型中濃度通道區域117的雜質濃度。例如，為了抑制將內部電路C的動作電壓施加至V DD端子時的漏電流，將P型中濃度區域113a的雜質濃度調整至低濃度側，以提高寄生二極體的突崩潰電壓。在此影響下，此次臨限值電壓下降，最終有時無法抑制NMOS電晶體110的漏電流。即便在此種情況下，藉由存在P型中濃度通道區域117，仍可單獨調整該區域的雜質濃度，因此不會使NMOS電晶體110的寄生二極體的突崩潰電壓發生變動而可提高臨限值電壓，從而可抑制漏電流。
圖4B是在圖4A所示的NMOS電晶體110中，取代P型中濃度區域113a而在N型高濃度汲極區域114a的正下方形成有P型中濃度區域113b，除此以外，為與圖4A所示的NMOS電晶體110同樣的結構。 藉由設為圖4B的結構，不僅可獲得與圖4A同等的效果，而且由於P型中濃度通道區域117正下方的寄生雙極電晶體的基極區域濃度較圖4A薄，因此寄生雙極電晶體的觸發電壓下降，從而容易較圖4A保護內部電路C。
圖4C是在圖4B所示的NMOS電晶體110中，形成有N型低濃度區域118a，除此以外，為與圖4B所示的NMOS電晶體110同樣的結構。 N型低濃度區域118a為所謂的雙擴散汲極（Double Diffused Drain，DDD）結構。該DDD結構一般是用於提高MOS電晶體的汲極耐壓的結構，但在本發明中亦可應用該結構。藉由形成該N型低濃度區域118a，N型高濃度汲極區域114a實質上擴展，熱變得容易分散，因此可提高靜電耐壓。
圖4D至圖4G是在圖2A以及圖4A至圖4C所示的NMOS電晶體中，在閘極絕緣膜115以及閘極電極116的側壁設有側壁間隔層119，除此以外，分別與圖2A以及圖4A至圖4C所示的NMOS電晶體為分別同樣的結構。圖4H是在圖4G所示的NMOS電晶體中，將N型低濃度區域118a改為淺淺地形成的N型低濃度區域118b，除此以外，為與圖4G所示的NMOS電晶體同樣的結構。 該側壁間隔層119是在一般的半導體製造步驟中利用的技術，是在閘極絕緣膜115以及閘極電極116的形成後，藉由蝕刻去除形成於整面的絕緣膜而形成。藉由利用圖4D至圖4H，在使用側壁間隔層的製造步驟中亦可無追加步驟而適用本發明。 此處，圖4D至圖4F中，在側壁間隔層119的正下方不存在N型區域。在此種結構的情況下，當對閘極電極116施加有正電壓時，側壁間隔層119正下方的通道難以反轉，因此通道電流難以流動，在作為通常的MOS電晶體利用時成為問題，但如上所述，在本發明中，藉由N型高濃度汲極區域114a與P型中濃度區域113b之間的突崩潰來進行寄生雙極電晶體的動作，且閘極未如GG-MOS型ESD保護電路般接地，因此因突崩潰產生的電洞在溝道部分的電位亦上升，除了寄生雙極電晶體引起的電流以外，亦可流動通道電流。因此在該些結構中，保護動作1以及保護動作2亦能夠起作用而保護內部電路C。而且，由於所述側壁間隔層119下的通道難以反轉的理由，亦能抑制漏電流。
另一方面，圖4G至圖4H中，在側壁間隔層119的正下方存在N型區域。該些N型低濃度區域118a、118b為所謂的雙擴散汲極（Double Diffused Drain，DDD）結構與輕摻雜汲極（Lightly Doped Drain，LDD）結構。 該DDD結構與LDD結構一般是用於提高電晶體的汲極耐壓的結構，但在本發明中亦可應用該結構。藉由形成該N型低濃度區域118b，N型高濃度汲極區域114a實質上擴展，因此熱變得容易分散，因此可提高靜電耐壓。
如此，ESD保護電路100在V DD端子與V SS端子之間與以規定的動作電壓運作的內部電路C並列連接，且具有NMOS電晶體110。NMOS電晶體110的N型高濃度汲極區域114a以及閘極電極116連接於V DD端子，N型高濃度源極區域114b連接於V SS端子。該NMOS電晶體110如圖2F所示，臨限值電壓、寄生二極體的齊納崩潰電壓以及寄生雙極電晶體的觸發電壓高於內部電路C的動作電壓且低於內部電路C的破壞電壓。 藉此，ESD保護電路100可減小佈局面積且可降低漏電流，並且可防止電容耦合MOS型ESD保護電路中產生的誤動作。
（第二實施方式） 圖5是表示本發明的第二實施方式中的ESD保護電路以及半導體裝置的電路圖。 如圖5所示，第二實施方式中的ESD保護電路200中，第一實施方式的ESD保護電路100所具有的NMOS電晶體110的閘極110G未連接於V DD端子而為浮動狀態，除此以外，與第一實施方式同樣。
圖6A是表示第二實施方式中的NMOS電晶體的結構的一例的概略剖面圖。 如圖6A所示，第二實施方式中的閘極電極116為浮動狀態。當閘極電極116為浮動狀態時，在內部電路C的動作電壓為2 V的IC中有正的靜電流入V DD端子時，動作原理如下。
當閘極電極116為浮動狀態時，若V DD端子與V SS端子存在電壓差，則容易流動因衝穿（punch through）現象引起的漏電流，因此在將動作電壓2 V以下的電壓施加至V DD端子時必須避免產生衝穿現象。而且，必須進行調整，以使該衝穿現象在內部電路C的破壞電壓即5.5 V之前產生。 該調整是利用P型中濃度區域113a的雜質濃度調整，即NMOS電晶體110的臨限值電壓的調整來進行。而且，該衝穿電流亦可藉由延長NMOS電晶體110的閘極長度來調整。 藉由所述調整，抑制2 V作為動作電壓被施加至V DD端子時的漏電流，在對V DD端子施加有2 V以上的突波電壓時，如圖6B所示，藉由衝穿現象，使突波電流經由NMOS電晶體110的通道區域而自N型高濃度汲極區域114a流至N型高濃度源極區域114b（保護動作1）。
然而，僅藉由該保護動作1，成為與圖9B的實線所示的「上升時間短的輸入電壓的情況」同樣的電流-電壓特性，在ESD保護電路的面積小的情況下，無法保護內部電路C。為了保護內部電路C，必須加寬閘極電極116的閘極寬度以流動更大的突波電流，但其結果為，ESD保護電路的佈局面積變大，漏電流亦變大。 另一方面，在第二實施方式中，與第一實施方式同樣，在P型中濃度區域113a與N型高濃度汲極區域114a的接面部所構成的寄生二極體中產生突崩潰，因此可引發寄生雙極電晶體的動作。
藉由該寄生雙極電晶體的動作，在自N型高濃度汲極區域114a朝N型高濃度源極區域114b流經作為所述保護動作1的通道區域的突波電流以外，如圖6C以及圖6D所示，可使更多的突波電路流至較通道區域更深的部分的寄生雙極區域（保護動作2）。
接下來，對負電荷的靜電被放電至V DD端子的情況進行敘述。
如圖6E所示，負電荷在N型高濃度汲極區域114a與P型井區域112之間的寄生二極體中順向流動後，自P型井區域112經由作為P型高濃度區域的井電極114c流至V SS端子。由於在所述路徑中不存在施加高電場的部位，因此不會造成破壞。 因此，ESD保護電路200藉由NMOS電晶體110的結構來使負電荷流至V SS端子，藉此可保護內部電路C。
如此，ESD保護電路200在V DD端子與V SS端子之間，與以規定的動作電壓運作的內部電路C並列連接，且具有NMOS電晶體110。NMOS電晶體110的N型高濃度汲極區域114a連接於V DD端子，N型高濃度源極區域114b連接於V SS端子。該NMOS電晶體110如圖6F所示，臨限值電壓、寄生二極體的齊納崩潰電壓以及寄生雙極電晶體的觸發電壓高於內部電路C的動作電壓且低於內部電路C的破壞電壓。 藉此，ESD保護電路200可減小佈局面積且可降低漏電流，並且可防止電容耦合MOS型ESD保護電路中產生的誤動作。
如以上所說明般，本發明的一實施方式中的ESD保護電路在第一端子與第二端子之間，與以規定的動作電壓運作的被保護電路並列連接，且具有NMOS電晶體。該NMOS電晶體的至少汲極連接於第一端子，源極連接於第二端子，臨限值電壓以及寄生雙極電晶體的觸發電壓高於動作電壓且低於被保護電路的破壞電壓以及ESD保護電路的NMOS電晶體的閘極絕緣膜的破壞電壓。 藉此，該ESD保護電路可減小佈局面積且可降低漏電流，並且可避免在電容耦合MOS型ESD保護電路中產生的誤動作。
以上，對本發明中的多個實施方式進行了詳述，但本發明並不限於該些實施方式，亦包含不脫離本發明的主旨的範圍的設計等。 具體而言，該些實施方式中，將第一端子設為V DD端子，但並不限於此，例如亦可設為輸入端子、輸出端子等。 而且，圖3B中表示了在NMOS電晶體連接有電阻元件與二極體的變形例，但並不限於此，亦可在NMOS電晶體不連接電阻元件而僅連接二極體。 進而，即便對NMOS電晶體採用LDD結構，亦可不形成側壁間隔層。
10:半導體裝置 100、200:ESD保護電路 110:NMOS電晶體 110D:汲極 110G:閘極 110S:源極 111:半導體基板 112:P型井區域 113a、113b:P型中濃度區域 114a:N型高濃度汲極區域 114b:N型高濃度源極區域 114c:井電極 115:閘極絕緣膜 116:閘極電極 117:P型中濃度通道區域 118a、118b:N型低濃度區域 119:側壁間隔層 120、730:電阻元件 130、510:二極體 500:二極體型ESD保護電路 600:GG-MOS型ESD保護電路 610、710:MOS電晶體 700:電容耦合MOS型ESD保護電路 720:電容器 C:內部電路 V DD、V SS:端子
圖1是表示本發明的第一實施方式中的ESD保護電路以及半導體裝置的電路圖。 圖2A是表示第一實施方式中的NMOS電晶體的結構的一例的概略剖面圖。 圖2B是表示第一實施方式中的NMOS電晶體的動作的一例的說明圖。 圖2C是表示第一實施方式中的NMOS電晶體的動作的一例的說明圖。 圖2D是表示第一實施方式中的NMOS電晶體的動作的一例的說明圖。 圖2E是表示第一實施方式中的NMOS電晶體的動作的一例的說明圖。 圖2F是表示第一實施方式中的ESD保護電路的電流-電壓特性的一例的圖表。 圖3A是表示第一實施方式的變形例1中的ESD保護電路的電路圖。 圖3B是表示第一實施方式的變形例2中的ESD保護電路的電路圖。 圖4A是表示第一實施方式中的NMOS電晶體的結構的另一例的概略剖面圖。 圖4B是表示第一實施方式中的NMOS電晶體的又一例的概略剖面圖。 圖4C是表示第一實施方式中的NMOS電晶體的又一例的概略剖面圖。 圖4D是表示第一實施方式中的NMOS電晶體的又一例的概略剖面圖。 圖4E是表示第一實施方式中的NMOS電晶體的又一例的概略剖面圖。 圖4F是表示第一實施方式中的NMOS電晶體的又一例的概略剖面圖。 圖4G是表示第一實施方式中的NMOS電晶體的又一例的概略剖面圖。 圖4H是表示第一實施方式中的NMOS電晶體的又一例的概略剖面圖。 圖5是表示本發明的第二實施方式中的ESD保護電路以及半導體裝置的電路圖。 圖6A是表示第二實施方式中的NMOS電晶體的結構的一例的概略剖面圖。 圖6B是表示第二實施方式中的NMOS電晶體的動作的一例的說明圖。 圖6C是表示第二實施方式中的NMOS電晶體的動作的一例的說明圖。 圖6D是表示第二實施方式中的NMOS電晶體的動作的一例的說明圖。 圖6E是表示第二實施方式中的NMOS電晶體的動作的一例的說明圖。 圖6F是表示第二實施方式中的ESD保護電路的電流-電壓特性的一例的圖表。 圖7A是表示先前的二極體型ESD保護電路的一例的電路圖。 圖7B是表示先前的二極體型ESD保護電路的電流-電壓特性（按照二極體的接面面積）的一例的圖表。 圖8A是表示先前的GG-MOS型ESD保護電路的一例的電路圖。 圖8B是對先前的二極體型ESD保護電路與先前的GG-MOS型ESD保護電路的電流-電壓特性進行比較的圖表。 圖8C是對未考慮漏電流的降低時的、先前的二極體型ESD保護電路與先前的GG-MOS型ESD保護電路的電流-電壓特性進行比較的圖表。 圖8D是對考慮了漏電流的降低時的、先前的二極體型ESD保護電路與先前的GG-MOS型ESD保護電路的電流-電壓特性進行比較的圖表。 圖9A是表示先前的電容耦合MOS型ESD保護電路的一例的電路圖。 圖9B是表示先前的電容耦合MOS型ESD保護電路的電流-電壓特性（按照突波電壓的上升時間）的一例的圖表。
110:NMOS電晶體
111:半導體基板
112:P型井區域
113a:P型中濃度區域
114a:N型高濃度汲極區域
114b:N型高濃度源極區域
114c:井電極
115:閘極絕緣膜
116:閘極電極
VDD、VSS:端子

Claims (13)

  1. 一種靜電放電保護電路，在第一端子與第二端子之間，與以規定的動作電壓運作的被保護電路並列連接，所述靜電放電保護電路的特徵在於， 具有N通道金屬氧化物半導體電晶體，所述N通道金屬氧化物半導體電晶體的至少汲極連接於所述第一端子，且源極連接於所述第二端子， 所述N通道金屬氧化物半導體電晶體的臨限值電壓以及寄生雙極電晶體的觸發電壓高於所述動作電壓，且低於所述被保護電路以及閘極絕緣膜的破壞電壓。
  2. 如請求項1所述的靜電放電保護電路，其中 所述N通道金屬氧化物半導體電晶體的閘極連接於所述第一端子。
  3. 如請求項2所述的靜電放電保護電路，其中 在所述第一端子與所述N通道金屬氧化物半導體電晶體的所述閘極之間連接有電阻元件。
  4. 如請求項3所述的靜電放電保護電路，其中 在所述第二端子與所述N通道金屬氧化物半導體電晶體的所述閘極之間，連接有突崩潰電壓高於所述動作電壓的二極體。
  5. 如請求項1所述的靜電放電保護電路，其中 所述N通道金屬氧化物半導體電晶體的閘極為浮動狀態。
  6. 如請求項1至請求項5中任一項所述的靜電放電保護電路，其中 所述N通道金屬氧化物半導體電晶體包括： 半導體基板； P型井區域，形成於所述半導體基板的表面側； N型高濃度汲極區域以及N型高濃度源極區域，在所述P型井區域的上部隔開地設置，具有較所述P型井區域的雜質濃度高的雜質濃度； P型中濃度區域，至少設在與所述N型高濃度汲極區域相接的區域，且P型雜質的濃度高於所述P型井區域的雜質濃度； 閘極絕緣膜，設於所述N型高濃度汲極區域與所述N型高濃度源極區域之間的半導體表面；以及 閘極電極，設於所述閘極絕緣膜上。
  7. 如請求項6所述的靜電放電保護電路，其中 所述P型中濃度區域亦與所述P型井區域相接。
  8. 如請求項6所述的靜電放電保護電路，其中 所述P型中濃度區域進而設於所述N型高濃度汲極區域與所述N型高濃度源極區域之間的通道區域。
  9. 如請求項8所述的靜電放電保護電路，其中 P型中濃度通道區域設於所述N型高濃度汲極區域與所述N型高濃度源極區域之間的所述半導體基板表面。
  10. 如請求項6所述的靜電放電保護電路，其中 所述N通道金屬氧化物半導體電晶體更包括雙擴散汲極結構。
  11. 如請求項6所述的靜電放電保護電路，其中 所述N通道金屬氧化物半導體電晶體更包括輕摻雜汲極結構。
  12. 如請求項6所述的靜電放電保護電路，其中 所述N通道金屬氧化物半導體電晶體在所述閘極絕緣膜以及所述閘極電極的側壁進而設有側壁間隔層。
  13. 一種半導體裝置，其特徵在於， 如請求項1至請求項12中任一項所述的靜電放電保護電路、與由所述靜電放電保護電路予以保護免受靜電放電影響的被保護電路並列連接。
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